一种DRAM存储器的性能检测方法和检测电路技术

本发明专利技术涉及一种DRAM存储器的性能检测方法和检测电路。DRAM存储器的性能检测方法包括如下步骤：将存储单元的字线的一端和/或位线的一端分别与测量焊盘连接，所述存储单元位于DRAM存储器的边缘；对与所述测量焊盘连接的字线的一端和/或位线的一端施加测量电压或测量电流；通过所述测量焊盘输出测量结果。通过将位于DRAM存储器的边缘的存储单元的字线的一端和/或位线的一端分别与测量焊盘连接，施加测量电压或测量电流，输出所述测量结果，能够在不影响存储单元的情况下对存储器进行性能检测，不影响产品良率和产品的成本。不影响产品良率和产品的成本。不影响产品良率和产品的成本。

【技术实现步骤摘要】
一种DRAM存储器的性能检测方法和检测电路


[0001]本申请涉及DRAM存储器
，具体涉及一种DRAM存储器的性能检测方法和检测电路。

技术介绍

[0002]由于DRAM的存储单元(Memory Cell)的大小缩减，作动电压变低，导致存储单元的分布对产品性能的影响很大。需要调整基板的基端偏置(Body Bias)，将存储单元的分布造成的影响最小化。存储单元的特性通过切割道(Scribe Lane)测量，再根据测量到的结果来调整DRAM存储器的产品特性。然而在切割道进行的测量无法完全的反应产品的特征。并且，随著半导体工艺的微细化，各种未知的原因会导致在切割道量测出的特性与周边产品特性或分布不一致。
[0003]在产品中量测存储单元的特性很难，为了能够直接在产品内部量测DRAM存储单元的性能，需要修改或增加周边电路，但是这种修改或增加在实现上具有很大的难度无法达成。
[0004]现有的技术可以在产品内部量测存储单元的特性，但是这种测试方法有很高的几率对被测量的存储单元造成伤害，影响产品的良率，因此需要对被测量的存储单元进行修复，使其成为冗余存储单元(Redundant Memory Cell)，造成成本上升。
[0005]因此，需要一种能够对DRAM的存储单元进行测量同时不影响产品良率和产品成本的DRAM存储器的性能检测方法和检测电路。

技术实现思路

[0006]针对上述存在的问题，本申请提供了一种DRAM存储器的性能检测方法，包括如下步骤：将存储单元的字线的一端和/或位线的一端分别与测量焊盘连接，所述存储单元位于DRAM存储器的边缘；对与所述测量焊盘连接的字线的一端和/或位线的一端施加测量电压或测量电流；通过所述测量焊盘输出测量结果。
[0007]针对上述存在的问题，本申请还提供了一种DRAM存储器的性能检测电路，用于使用根据上述的DRAM存储器的性能检测方法，检测存储器中的存储单元，所述DRAM存储器的性能检测电路包括一个或多个测量焊盘，所述测量焊盘与待检测的存储器中的存储单元的字线的一端和/或位线的一端连接。
[0008]本申请的优点在于：将位于DRAM存储器的边缘的存储单元的字线的一端和/或位线的一端分别与测量焊盘连接，施加测量电压或测量电流，输出所述测量结果，能够在不影响存储单元的情况下对存储器进行性能检测，不影响产品良率和产品的成本。
附图说明
[0009]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术
的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0010]图1示出了一种现有的DRAM存储器的示意图；
[0011]图2示出了另一种现有的DRAM存储器的示意图；
[0012]图3示出了本申请实施方式的一种DRAM存储器的性能检测电路的示意图；
[0013]图4示出了本申请实施方式的另一种DRAM存储器的性能检测电路的示意图；
[0014]图5示出了本申请实施方式的DRAM存储器的性能检测方法的步骤示意图。
具体实施方式
[0015]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0016]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0017]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0018]图1和图2示出现有的DRAM存储器的存储单元的电路。如图1所示，DRAM存储器(MemoryBlock)100中的边缘单元(EdgeCell)中的伪单元(Dummy Cell)101所连接的字线DWL接地。如图2所示，DRAM存储器中的伪单元101所连接的位线DBL和字线DWL均接地，与伪单元以外的存储单元连接的位线BL与S/A焊盘104连接，用于连接读出放大器S/A。边缘单元102包括存储器100边缘的至少一列或一行存储单元。其中，字线与存储单元的栅极连接，位线与存储单元的P阱(P-well)连接。边缘单元102包括伪单元101。伪单元101包括存储器最边缘的一列或一行存储单元。
[0019]为了细微调整存储器产品的特性，因此要对存储单元的特性值进行准确的量测。由于细微工艺会产生因为工艺特性效果导致分布变大，进而在存储器周边所量测的结果无法反映产品(存储器)的特性，因此需要在产品内对存储单元的特性进行准确的测量，以此测量结果为基础，对产品进行电性的细微调整。
[0020]图3和图4示出本申请实施方式的DRAM存储器的性能检测电路的示意图，用于使用DRAM存储器的性能检测方法，检测存储器中的存储单元，DRAM存储器的性能检测电路包括一个或多个测量焊盘(Measuring Pad)103，测量焊盘103与待检测的存储器100中的存储单元的字线WL的一端和/或位线BL的一端连接，存储单元位于DRAM存储器的边缘。如图3所示，为测量焊盘103与位于存储器边缘的存储单元的字线DWL的一端连接。如图4所示，为测量焊盘103与位于存储器边缘的存储单元的字线DWL的一端以及位线DBL的一端连接。其中，字线与存储单元的栅极连接，位线与存储单元的P阱(P-well)连接。
[0021]图5示出DRAM存储器的性能检测方法，示例方法始于操作501，将存储单元的字线
的一端和/或位线的一端分别与测量焊盘连接，存储单元位于DRAM存储器100的边缘。其中，存储单元为位于存储器100边缘的至少一行或一列存储单元。如图3和图4所示，在位于存储器100边缘的伪单元字线DWL的一端和/或伪单元位线DBL的一端，连接测量焊盘103。本申请的实施方式能用在在封装存储器100之前或封装存储器100之后。
[0022]继续操作502，对与测量焊盘103连接的字线WL的一端和/或位线BL的一端施加测量电压或测量电流。继续操作503，通过测量焊盘103输出测量结果。其中，测量结果包括：存储单元的栅极氧化膜的特性、厚度、存储单元的电容量、存储单元的传输管的特性(TransistorPerformance)、存储单元的绝缘膜厚度和/或字线的电阻值。根据测量焊盘103输出的测量结果，能够对DRAM存储器的制造工艺、性能参数和测试方本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DRAM存储器的性能检测方法，其特征在于，包括如下步骤：将存储单元的字线的一端和/或位线的一端分别与测量焊盘连接，所述存储单元位于DRAM存储器的边缘；对与所述测量焊盘连接的字线的一端和/或位线的一端施加测量电压或测量电流；通过所述测量焊盘输出测量结果。2.根据权利要求1所述的DRAM存储器的性能检测方法，其特征在于，在通过所述测量焊盘输出测量结果之后，还包括如下步骤：根据所述测量结果，对所述DRAM存储器的制造工艺、性能参数和测试方法进行调整。3.根据权利要求1所述的DRAM存储器的性能检测方法，其特征在于，在通过所述测量焊盘输出测量结果之后，还包括如下步骤：根据所述测量结果，管理所述DRAM存储器的制造过程。4.根据权利要求1所述的DRAM存储器的性能检测方法，其特征在于，所述测量结果，包括：所述存储单元的栅极氧化膜的特性、所述存...

【专利技术属性】
技术研发人员：李相惇，孙永载，赵劼，杨涛，张欣，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：