静电放电电路制造技术

一种静电放电电路，包括：第一晶体管，栅极与电源电压节点耦合，漏极与电源电压节点耦合，源极与接地电压节点耦合；第二晶体管，栅极与第一晶体管的漏极连接，源极与电源电压节点连接；第三晶体管和第四晶体管，第三晶体管的栅极以及第四晶体管的栅极与第一晶体管的源极连接，第三晶体管的漏极与第四晶体管的漏极以及与第二晶体管的漏极连接，第四晶体管的源极与接地电压节点连接；第五晶体管，栅极与第三晶体管的源极以及第二晶体管的漏极连接，漏极与电源电压节点连接；第六晶体管，栅极与第三晶体管的漏极以及第四晶体管的漏极连接，漏极与第五晶体管的源极连接，且第六晶体管的源极与接地电压节点连接。所述静电放电电路的效率得到提升。率得到提升。率得到提升。

【技术实现步骤摘要】
静电放电电路


[0001]本专利技术涉及集成电路领域，尤其涉及一种静电放电电路。

技术介绍

[0002]静电放电(Electro-Static discharge，简称ESD)是电子工业中需要长期提高技术水平的问题。
[0003]常见的静电放电模型包括：人体放电模型(Human Body Model，简称HBM)，即带电人体对器件放电，导致器件损坏；机器模型(Machine Model，简称MM)，即带电设备对器件放电，导致器件损坏；带电器件模型(Charged Device Model，简称CDM)，即带电器件直接对地放电。其中，带电器件模型的放电时间较快，小于10ns，因此需要较快速的静电放电保护电路来对静电现象做出迅速反应，从而及时泄放静电电流。
[0004]然而，现有的静电放电保护电路的响应时间较长，还需要提高静电放电保护电路的响应速度。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种静电放电电路，以提高静电放电保护电路的响应速度。
[0006]为解决上述技术问题，本专利技术技术方案提供一种静电放电电路，包括：第一晶体管，所述第一晶体管的栅极与电源电压节点耦合，所述第一晶体管的漏极与电源电压节点耦合，所述第一晶体管的源极与接地电压节点耦合；第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极连接，所述第二晶体管的源极与电源电压节点连接；第三晶体管和第四晶体管，所述第三晶体管的栅极以及第四晶体管的栅极与第一晶体管的源极连接，所述第三晶体管的漏极与第四晶体管的漏极连接，且所述第三晶体管的源极与所述第二晶体管的漏极连接，所述第四晶体管的源极与接地电压节点连接；第五晶体管，所述第五晶体管的栅极与所述第三晶体管的源极以及第二晶体管的漏极连接，所述第五晶体管的漏极与所述电源电压节点连接；第六晶体管，所述第六晶体管的栅极与所述第三晶体管的漏极以及第四晶体管的漏极连接，所述第六晶体管的漏极与所述第五晶体管的源极连接，且所述第六晶体管的源极与接地电压节点连接。
[0007]可选的，所述第五晶体管的栅极还与电源电压节点耦合。
[0008]可选的，还包括：第一电容器，所述第一电容器的一端与电源电压节点连接，所述第一电容器另一端与第一晶体管的栅极连接。
[0009]可选的，还包括：第一电阻器，所述第一电阻器的一端与电源电压节点连接，所述第一电阻器的另一端与第一晶体管的漏极连接。
[0010]可选的，还包括：第二电阻器，所述第二电阻器的一端与第一电容器连接，所述第二电阻器的另一端与第三晶体管的栅极以及第四晶体管的栅极连接。
[0011]可选的，还包括：第二电容器，所述第二电容器的一端与接地电压节点连接，所述
第二电容器的另一端与第二电阻器连接。
[0012]可选的，所述第一晶体管包括N型晶体管；所述第二晶体管包括P型晶体管；所述第三晶体管包括P型晶体管；所述第四晶体管包括N型晶体管；所述第五晶体管包括N型晶体管；所述第六晶体管包括N型晶体管。
[0013]可选的，所述第一晶体管的阈值电压范围为0.5伏～1伏；所述第二晶体管的阈值电压范围为0.5伏～1伏；所述第三晶体管的阈值电压范围为0.5伏～1伏；所述第四晶体管的阈值电压范围为0.5伏～1伏；所述第五晶体管的阈值电压范围为0.5伏～1伏；所述第六晶体管的阈值电压范围为0.5伏～1伏。
[0014]可选的，所述电源电压节点为静电输入端；所述接地节点为静电输出端。
[0015]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0016]本专利技术技术方案中的静电放电电路，所述第一晶体管、第二晶体管和第五晶体管与电源电压节点构成一个回路，所述第一晶体管、第三晶体管和第六晶体管与接地电压节点构成一个回路，两个回路能够并行使第五晶体管和第六晶体管导通，使得静电电荷能够在接地电压节点释放。两个回路能够并行使第五晶体管和第六晶体管导通，从而所述第五晶体管和第六晶体管导通的响应时间缩短，所述静电放电电路的导通速度较快，能够提高静电放电的能力；另外，两个回路能够并行，从而所述放电电路的导通电阻较小，使得所述放电电路的压降较小，同时使得第五晶体管和第六晶体管开启的更充分，从而所述静电放电电路的泄放容量增大。
[0017]进一步，所述放电电路还包括：与电源电压节点以及第一晶体管的栅极连接的第一电容器，与电源电压节点以及第一晶体管的漏极连接的第一电阻器；与第一电容器连接的第二电阻器，与接地电压节点连接的第二电容器，且第一晶体管的源极与所述第二电阻器和第二电容器连接。从而两个并行回路的导通均只经过了一个RC的响应时间，因此，所述放电电路的响应速度较快，导通电阻较小，所述静电放电电路的泄放容量增大，从而提高了所述电路的静电放电的能力。
[0018]进一步，所述第五晶体管的栅极还与电源电压节点耦合，因此所述第五晶体管能够被电源电压节点的电压导通，从而能够缩短第五晶体管的导通时间，提高了电路的导通效率。
[0019]进一步，所述第一晶体管为N型晶体管，所述第二晶体管包括P型晶体管；所述第三晶体管包括P型晶体管；所述第四晶体管包括N型晶体管；所述第五晶体管包括N型晶体管；所述第六晶体管包括N型晶体管。因此，在电源电压节点输入静电电荷后，在第一晶体管加载了高电平电压，使得第一晶体管先导通，所述第一晶体管导通后，使得所述第二晶体管与第三晶体管接入了接地电压节点的低电平电压，使得所述第二晶体管与第三晶体管T3导通，所述第二晶体管与第三晶体管导通后，使得所述第五晶体管T5和第六晶体管接入了电源电压节点的高电平电压，从而所述第五晶体管和第六晶体管也导通，所述第五晶体管和第六晶体管之后，所述静电电荷在接地电压节点完成泄放。
附图说明
[0020]图1是一实施例中静电放电电路的示意图；
[0021]图2是本专利技术一实施例中静电放电电路的示意图；
[0022]图3是本专利技术另一实施例中静电放电电路的示意图。
具体实施方式
[0023]如
技术介绍
所述，现有的静电放电保护电路的响应时间较长。现结合具体的实施例进行分析说明。
[0024]图1是一实施例中静电放电电路的示意图。
[0025]请参考图1，所述静电放电电路包括：第一晶体管T1和第二晶体管T2，所述第一晶体管T1的栅极以及第二晶体管T2的栅极与电源电压节点VDD耦合，所述第一晶体管T1的源极与电源电压节点VDD连接，所述第二晶体管T2的漏极与所述第一晶体管T1的漏极连接；第三晶体管T3，所述第三晶体管T3的栅极与第二晶体管T2的漏极和所述第一晶体管T1的漏极连接，所述第三晶体管T3的漏极与电源电压节点VDD连接，所述第三晶体管T3的源极与第二晶体管T2的源极连接；与电源电压节点VDD连接的第一电阻器R1和第一电容器C1，所述第一晶体管T1的栅极以及第二晶体管T2的栅极与第一电阻器R1和第一电容器C1连接，且所述第二晶体管T2的源极与所述第一电容器C1连接；第四晶体管T4和第五晶体管T5，所述第四晶体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电放电电路，其特征在于，包括：第一晶体管，所述第一晶体管的栅极与电源电压节点耦合，所述第一晶体管的漏极与电源电压节点耦合，所述第一晶体管的源极与接地电压节点耦合；第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极连接，所述第二晶体管的源极与电源电压节点连接；第三晶体管和第四晶体管，所述第三晶体管的栅极以及第四晶体管的栅极与第一晶体管的源极连接，所述第三晶体管的漏极与第四晶体管的漏极连接，且所述第三晶体管的源极与所述第二晶体管的漏极连接，所述第四晶体管的源极与接地电压节点连接；第五晶体管，所述第五晶体管的栅极与所述第三晶体管的源极以及第二晶体管的漏极连接，所述第五晶体管的漏极与所述电源电压节点连接；第六晶体管，所述第六晶体管的栅极与所述第三晶体管的漏极以及第四晶体管的漏极连接，所述第六晶体管的漏极与所述第五晶体管的源极连接，且所述第六晶体管的源极与接地电压节点连接。2.如权利要求1所述的静电放电电路，其特征在于，所述第五晶体管的栅极还与电源电压节点耦合。3.如权利要求1所述的静电放电电路，其特征在于，还包括：第一电容器，所述第一电容器的一端与电源电压节点连接，所述第一电容器另一端与第一晶体管的栅极连接。4.如权利要求3所述的静电放电电路，其特征在于，还包括：...

【专利技术属性】
技术研发人员：王珏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：