优化通信功耗的2.5Dchiplet排布方法技术

本发明专利技术公开一种优化通信功耗的2.5D chiplet排布方法，步骤包括根据每个chiplet之间的比例关系以及排布间距确定每个chiplet的尺寸理论值；根据全部chiplet的尺寸理论值确定拓扑结构的大小，并将拓扑结构划分为若干个相等尺寸的第一单位格；根据待映射排布的chiplet的通信数据量的大小从大到小依次确认待映射排布的chiplet在拓扑结构上的未确认有chiplet的映射排布位置的第一单位格上的映射排布位置，形成映射排布方式；计算每一个映射排布方式的总体通信能耗；选择总体通信能耗的最小值对应的映射排布方式作为最终映射排布方式。本申请能够实现映射排布在2.5D集成中硅载板上的chiplet之间通信能耗达到最小并减小拓扑结构的面积，有效解决2.5D集成功耗和散热方面的问题，并有效降低成本。并有效降低成本。并有效降低成本。

【技术实现步骤摘要】
优化通信功耗的2.5D chiplet排布方法


[0001]本专利技术涉及半导体
，尤其涉及一种优化通信功耗的2.5D chiplet排布方法。

技术介绍

[0002]随着科技的不断进步，集成电路正向着高性能、高集成度、低成本、低功耗的方向发展。深亚微米工艺技术的出现，能够实现具有完整功能的电路系统集成至单片芯片上，实现基于IP核复用的片上系统(System on a chip)。然而随着集成电路特征尺寸不断减小，单个芯片上的IP核数量越来越多，就需要更长且更复杂的布线，互连线的延迟问题凸显出来。此外随着半导体制程的不断进步，芯片的设计成本也成倍增长且开发周期也很长，因此基于硅转接板的2.5D集成电路得到人们广泛关注。由于2.5D集成采用小芯片的技术，单个chiplet的面积要远小于SoC的面积，因此chiplet的良率要远大于SoC芯片，在成本上要远低于SoC芯片。
[0003]2.5D集成电路有更强大的系统性能以及更低的功耗，并且支持异质集成，封装内部chiplet不需要使用相同的半导体制程节点，大大降低了芯片设计的成本，并且本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.优化通信功耗的2.5D chiplet排布方法，其特征在于，包括根据每个chiplet之间的比例关系以及排布间距确定每个chiplet的尺寸理论值；根据全部chiplet的尺寸理论值确定拓扑结构的大小，并将拓扑结构划分为若干个相等尺寸的第一单位格，所述第一单位格的长为全部chiplet的尺寸理论值的长的公约数，所述第一单位格的宽为全部chiplet的尺寸理论值的宽的公约数；根据待映射排布的chiplet的通信数据量的大小从大到小依次确认待映射排布的chiplet在拓扑结构上的未确认有chiplet的映射排布位置的第一单位格上的映射排布位置，形成映射排布方式；计算每一个映射排布方式的总体通信能耗；选择总体通信能耗的最小值对应的映射排布方式作为最终映射排布方式。2.根据权利要求1所述的方法，其特征在于，所述确认待映射排布的chiplet在拓扑结构上的未确认有chiplet的映射排布位置的第一单位格上的映射排布位置后，对该映射排布位置对应的第一单位格作用于表示该第一单位格已映射排布有该chiplet的标记。3.根据权利要求1所述的方法，其特征在于，确认待映射排布的chiplet在拓扑结构上的未确认有chiplet的映射排布位置的第一单位格上的映射排布位置时，依据已确认映射排布位置的chiplet与待映射排布的chiplet之间的通信关系，选择映射排布后增加的通信能耗最小的映射排布位置作为该待映射排布的chiplet的映射排布位置进行确认。4.根据权利要求3所述的方法，其特征在于，所述依据已确认映射排布位置的chiplet与待映射排布的chiplet之间的通信关系，选择映射排布后增加的通信能耗最小的映射排布位置作为该待映射排布的chiplet的映射排布位置进行确认，实现为：确定待映射排布的chiplet的全部可映射排布位置；计算待映射排布的chiplet在每一个可映射排布位置映射排布后增加的通信能耗；选择增加的通信能耗的最小值对应的可映射排布位置作为该待映射排布的chiplet的映射排布位置进行确认。5.根据权利要求4所述的方法，其特征在于，所述确定待映射排布的chiplet的全部可映射排布位置，实现为：将待映射排布的chiplet划分为若干个与第一单位格尺寸相同的第二单位格；选择该...

【专利技术属性】
技术研发人员：孙海燕，彭馨伟，刘炎华，赵继聪，方家恩，
申请(专利权)人：苏州锐杰微科技集团有限公司，
类型：发明
国别省市：