可配置门控单元、可配置跟踪保持电路及相位内插分频器制造技术

本发明专利技术涉及控制电路技术领域，其实施方式提供了一种可配置门控单元、可配置跟踪保持电路及相位内插分频器。其中可配置门控单元，包括：N个D触发器、加法器、比较器和鉴相器；所述N个D触发器用于分别响应于N路相位不同的参考时钟，输出被触发的状态；所述加法器用于统计所述N个D触发器中符合预设状态的D触发器的数目，所述预设状态包括高电平状态或低电平状态；所述比较器，用于根据所述加法器统计的数目与预设值之间的大小关系输出对应的电平信号；所述鉴相器，用于根据所述比较器的输出电平信号与反馈信号的相位关系，输出对应的电平信号。本发明专利技术提供的实施方式能够根据动态选择延时时间，抑制输出信号中毛刺产生。抑制输出信号中毛刺产生。抑制输出信号中毛刺产生。

【技术实现步骤摘要】
可配置门控单元、可配置跟踪保持电路及相位内插分频器


[0001]本专利技术涉及控制电路
，具体地涉及一种可配置门控单元、一种可配置跟踪保持电路以及一种相位内插分频器。

技术介绍

[0002]随基于相位切换技术的相位内插分频器通过降低分频步进，可以有效抑制PLL量化噪声。但由于PVT(Process Voltage Temperature)波动，目前存在的相位内插分频器存在两个问题：1)输出时钟相位容易漂移。传统PI分频器易受电路中非线性因素影响，使得输出时钟相位产生偏移，造成量化噪声抑制效果减弱；2)相位切换时序较难控制。传统PI分频器在相位切换过程中，容易产生毛刺，采用跟踪保持(Track&Hold)电路产生固定延时可消除毛刺，但容易受到PVT波动影响，导致毛刺无法完全消除，后续分频器出现功能错误。
[0003]现有技术中存在的技术问题包括：(1)现有技术输出时钟相位容易漂移，传统PI分频器易受电路中非线性因素影响，使得输出时钟相位产生偏移，造成量化噪声抑制效果减弱；(2)现有技术相位切换时序较难控制。传统PI分频器在相位切换过程中，容易产生毛刺，采用跟踪保持电路产生固定延时可消除毛刺，但容易受到PVT波动影响，导致毛刺无法完全消除，后续分频器出现功能错误。

技术实现思路

[0004]本专利技术实施例的目的是提供一种可配置门控单元、可配置跟踪保持电路及相位内插分频器，可根据需求实现不同延时，消除切换毛刺，保证在不同PVT条件下，相位内插分频器输出的时钟相位均能正常切换。
[0005]为了实现上述目的，本专利技术第一方面提供一种可配置门控单元，包括：、加法器、比较器、鉴相器和N个D触发器；
[0006]所述D触发器用于响应于输入的参考时钟，输出被触发的状态；所述加法器用于统计所述N个D触发器中符合预设状态的D触发器的数目，所述预设状态包括高电平状态或低电平状态；所述比较器，用于根据所述加法器统计的数目与预设值之间的大小关系输出对应的电平信号；所述鉴相器，用于根据所述比较器的输出电平信号与反馈信号的相位关系，输出对应的电平信号。
[0007]优选的，所述可配置门控单元还包括映射单元；所述映射单元用于将输入的相位信息映射为对应的电平值，作为所述预设值输入至所述比较器。
[0008]优选的，所述输入的相位信息与所述可配置门控单元的反馈端的输入信号相关。
[0009]优选的，所述N个D触发器的Q端均与所述加法器的输入端相连；所述加法器的输出端与所述比较器的第一输入端相连；所述比较器的输出端与所述鉴相器的第一输入端相连；所述鉴相器的第二输入端与所述可配置门控单元的反馈端相连；所述鉴相器的输出端作为所述可配置门控单元的输出端；所述N个D触发器的时钟端用于输入N路相位不同的参考时钟；所述N个D触发器的复位端均与所述可配置门控单元的反馈端相连；所述加法器和N
个D触发器的使能端均与所述可配置门控单元的输出端经反向器后相连
[0010]优选的，所述加法器的输出端通过截位器与所述比较器的第一输入端相连；所述截位器用于从加法器的输出信号中从最高位开始截取预设位数，输入至所述比较器的第一输入端。
[0011]优选的，所述相位信息在采用二进制表示时的位数与所述预设位数相同。
[0012]优选的，所述N路相位不同的参考时钟的相位等间隔360
°
/N。
[0013]在本专利技术的第二方面，还提供了一种可配置跟踪保持电路，包括：前述的可配置门控单元、受控开关和保持电容；所述可配置门控单元的输出端连接所述受控开关的控制端，所述可配置门控单元的反馈端连接所述受控开关的第一受控端；所述保持电容的一端与所述受控开关的第一受控端相连，另一端接地。
[0014]在本专利技术的第三方面，还提供了一种相位内插分频器，包括：前述的可配置跟踪保持电路、相位内插器和相位切换控制器；所述相位切换控制器生成相位信息用于控制所述相位内插器生成与所述相位信息对应的输出信号；所述相位信息还用于输入至所述可配置门控单元中的映射单元；所述可配置门控单元与所述相位内插器的输入共用N路相位不同的参考时钟；所述可配置门控单元的输出端连接所述受控开关的控制端，所述可配置门控单元的反馈端连接所述受控开关的第一受控端；所述受控开关的第二受控端与所述相位内插器的输出端相连，所述保持电容的一端与所述受控开关的第一受控端相连，另一端接地。
[0015]优选的，所述相位内插分频器应用于锁相环电路中。
[0016]上述技术方案具有以下有益效果：
[0017](1)可配置门控单元可以根据所需要的切换相位距离产生对应的控制信号提供给受控开关，从而完成较远距离下相位的无缝切换，避免产生切换毛刺，加快相位切换时间。
[0018](2)采用可配置门控单元的相位切换控制器，实现了较宽延时范围，根据电路状态动态地选择延时时间，抑制相位切换过程中毛刺产生，采用可配置门控单元的相位内插分频器，增强了相位内插分频器的PVT鲁棒性。
[0019]本专利技术实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
[0020]附图是用来提供对本专利技术实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术实施例，但并不构成对本专利技术实施例的限制。在附图中：
[0021]图1示意性示出了根据本专利技术实施方式的可配置门控单元的结构示意图；
[0022]图2示意性示出了根据本专利技术实施方式的可配置门控单元的电路连接示意图；
[0023]图3示意性示出了根据本专利技术实施方式的可配置门控单元的时序图；
[0024]图4示意性示出了根据本专利技术实施方式的跟踪保持电路中保持信号的持续时间和控制信号SW之间的关系；
[0025]图5示意性示出了现有技术中的跟踪保持电路的应用示意图；
[0026]图6示意性示出了根据本专利技术实施方式的相位内插分频器的结构示意图；
[0027]图7展示了三种由状态1到状态2的相位切换过程中毛刺波形示意图；
[0028]图8示意性示出了根据本专利技术实施方式的相位内插分频器在相位切换过程的仿真
结果图；
[0029]图9示意性示出了根据本专利技术实施方式的相位内插分频器应用于基于Ring
‑
VCO的锁相环的结构示意图；
[0030]图10示意性示出了根据本专利技术实施方式的相位内插分频器应用于基于Ring
‑
VCO的锁相环的输出频谱仿真结果。
具体实施方式
[0031]以下结合附图对本专利技术实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本专利技术实施例，并不用于限制本专利技术实施例。
[0032]图1示意性示出了根据本专利技术实施方式的可配置门控单元的结构示意图。如图1所示，本实施方式提供一种可配置门控单元，包括：加法器、比较器、鉴相器和N个D触发器；所述D触发器用于响应于输入的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可配置门控单元，其特征在于，包括：加法器、比较器、鉴相器和N个D触发器；所述D触发器用于响应于输入的参考时钟，输出被触发的状态；所述加法器用于统计所述N个D触发器中符合预设状态的D触发器的数目，所述预设状态包括高电平状态或低电平状态；所述比较器，用于根据所述加法器统计的符合预设状态的D触发器的数目与预设值之间的大小关系输出对应的电平信号；所述鉴相器，用于根据所述比较器输出的电平信号与反馈信号的相位关系输出对应的电平信号。2.根据权利要求1所述的可配置门控单元，其特征在于，所述可配置门控单元还包括映射单元；所述映射单元用于将输入的相位信息映射为对应的电平值作为所述预设值输入至所述比较器。3.根据权利要求2所述的可配置门控单元，其特征在于，所述输入的相位信息与所述可配置门控单元的反馈端的输入信号相关；所述反馈端用于输入所述反馈信号。4.根据权利要求1所述的可配置门控单元，其特征在于，所述N个D触发器的Q端均与所述加法器的输入端相连；所述加法器的输出端与所述比较器的第一输入端相连；所述比较器的输出端与所述鉴相器的第一输入端相连；所述鉴相器的第二输入端与所述可配置门控单元的反馈端相连；所述鉴相器的输出端作为所述可配置门控单元的输出端；所述N个D触发器的时钟端用于输入N路相位不同的参考时钟；所述N个D触发器的复位端均与所述可配置门控单元的反馈端相连；所述加法器和N个D触发器的使能端均与所述可配置门控单元的输出端经反向器后相连。5.根据权利要求4所述的可配置门控单元，其特征在于，所述加法器的输出端通过截位...

【专利技术属性】
技术研发人员：胡毅，甘杰，赵旭，胡昂，高以杰，刘冬生，
申请(专利权)人：国网信息通信产业集团有限公司国网福建省电力有限公司国家电网有限公司，
类型：发明
国别省市：