一种DDS、PLL混频锁相环的5G毫米波频率综合器制造技术

本发明专利技术涉及5G通信技术领域，尤其涉及一种DDS、PLL混频锁相环的5G毫米波频率综合器，包括用于输入基频频率的鉴频鉴相器，鉴频鉴相器输出差频信号输入电荷泵，电荷泵输出射频信号输入至射频滤波器，射频滤波器对射频信号进行信号耦合输出处理并输入振荡器阵列，还包括：多段拼接式频率偏移模块，多段拼接式频率偏移模块输入振荡器阵列输出的低频段信号，并将低频段信号通过多次倍频处理后达到高频段信号输出。本发明专利技术解决了5G毫米波通信遇到的宽频段拓展困难和信号传播损减大的问题，以及功耗过大、输出功率过小、相位噪声附加恶化严重以及难以规模量产化的问题。难以规模量产化的问题。难以规模量产化的问题。

【技术实现步骤摘要】
一种DDS、PLL混频锁相环的5G毫米波频率综合器


[0001]本专利技术涉及5G通信
，尤其涉及一种DDS、PLL混频锁相环的5G毫米波频率综合器。

技术介绍

[0002]当前5G毫米波的频率综合器采用直接频率合成，锁相频率合成和数字频率合成，但由于存在各种缺陷，导致无法在5G毫米波射频领域获得规模应用，其中：
[0003]直接频率合成的技术难度较低，是对射频通道输入的基准频率进行混频，倍频和分频等运输扩展处理，然后输出合成后的频率，但其存在的缺点是只能对有限的频率范围频点进行处理，无法覆盖5G毫米波全频率(24.25GHz～52.6GHz)，同时该方案实现的电路功耗较大，很难规模量产化。
[0004]锁相频率合成解决方案是使用锁相技术实现频率合成，其输出频率宽频点多，频率步进一般较直接，合成小但比数字频率合成大。该解决方案的缺点是需要加入环路滤波和压控振荡器处理，导致硬件设计体积较大，同时相噪也相对于直接频率合成差，无法规划化在5G毫米波通信中使用。
[0005]而数字频率合成输出频率分辨率最高，其转换时间快，适用于生成各种波形的信号，但其输出频率较低，也难以规模化。

技术实现思路

[0006](一)解决的技术问题
[0007]针对现有技术的不足，本专利技术提供了一种DDS、PLL混频锁相环的5G毫米波频率综合器，解决了5G毫米波通信遇到的宽频段拓展困难和信号传播损减大的问题，以及功耗过大、输出功率过小、相位噪声附加恶化严重以及难以规模量产化的问题。
[0008](二)技术方案
[0009]为解决上述技术问题，本专利技术提供了如下技术方案：一种DDS、PLL混频锁相环的5G毫米波频率综合器，包括用于输入基频频率的鉴频鉴相器，鉴频鉴相器输出差频信号输入电荷泵，电荷泵输出射频信号输入至射频滤波器，射频滤波器对射频信号进行信号耦合输出处理并输入振荡器阵列，还包括：
[0010]多段拼接式频率偏移模块，多段拼接式频率偏移模块包括第一级升频单元和第二级倍频单元，所述多段拼接式频率偏移模块输入振荡器阵列输出的低频段信号，并将低频段信号通过多次倍频处理后达到高频段信号输出；
[0011]基频信号由振荡器阵列将信号频率提升到14.4GHz后输入至第一升频单元进行初次信号频率提升，再输入到第二级倍频单元进行频率处理，并分别进行频率2
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6倍的变频处理，得到五个偏移频率，最终输出的频率可以覆盖5G毫米波的全频段；
[0012]DDS、PLL混频锁相环模块，所述DDS、PLL混频锁相环模块用于输入变频频率信号；
[0013]DDS、PLL混频锁相环模块输入振荡器阵列输出的低频段信号，低频段信号和变频
频率信号在DDS、PLL混频锁相环模块中混频处理后输出高频段信号；
[0014]通过射频滤波器和多段拼接式频率偏移模块提升DDS时钟频率，通过DDS合成5G毫米波高频，再将合成的5G毫米波高频输入鉴频鉴相器完成相环处理。
[0015]进一步地，多段拼接式频率偏移模块输出的五个偏移频率分别是28.8Ghz，43.2GHz，57.6GHz，72GHz，86.4GHz，变频处理的倍数为2、3、4、5、6倍。
[0016]进一步地，第一级升频单元包括梳谱发生器和带通滤波器，第二级倍频单元为倍频器阵列。
[0017]进一步地，射频滤波器包括环路滤波器和中频低通滤波器。
[0018]进一步地，DDS、PLL混频锁相环模块的射频中控收到输入的串行射频信号，通过DDS数字频率合成器进行频率合成，再由VCO进行锁相输出调制后频率，随后进行分频和小步进升频处理。
[0019]进一步地，DDS、PLL混频锁相环模块通过VCO模式进行PLL的宽频率覆盖，来弥补DDS输出频率过低的缺陷。
[0020]进一步地，DDS、PLL混频锁相环模块采用五级射频切换合路开关将频率升级到90GHz的频段，能够实现5G毫米波的超宽频率。
[0021]进一步地，鉴频鉴相器采用型号为GM4705的芯片，提供12.5GHz小数分频频率合成器结合外部环路滤波器、外部基准频率源。
[0022](三)有益效果
[0023]本专利技术提供了一种DDS、PLL混频锁相环的5G毫综米波频率合器，具备以下有益效果：
[0024]1、本专利技术通过射频滤波器和DDS、PLL混频锁相环模块提升DDS时钟频率，通过DDS合成毫米波高频，PLL实现扫频并利用鉴频鉴相器的程控可变分频的特点，可以覆盖5G毫米波全频段的扫频和变频过程，同时匹配环路滤波器和振荡器阵列，输出的频率范围和频率可以精确的控制，实现一个宽频带、低杂散、具有低功耗和小型化的5G毫米波高频频率综合器。
[0025]2、本专利技术通过DDS直接数字频率合成和PLL锁相频率合成的混频锁相环的频率综合器，实现低功耗、宽频带且小型化和低成本的目的，解决了5G毫米波通信遇到的宽频段拓展困难和信号传播损减大的问题，同时也解决了当前直接频率合成、锁相频率合成和数字频率合成几种常规方案中遇到的功耗过大、输出功率过小、相位噪声附加恶化严重以及难以规模量产化的问题。
[0026]3、本专利技术采用DDS直接数字频率合成和PLL锁相频率合成的整体解决方案来实现低功耗和宽频带，且小型化和低成本的5G毫米波高频的频率综合器，能够满足5G毫米波宽频率的合成处理，输出高效射频信号和提升信号传播性能，并具有低成本、低功耗和小体积化的优点。
[0027]4、本专利技术采用DDS直接数字频率和PLL锁相频率合成混频锁相的解决方案，非常良好的实现了5G毫米波频段对超宽带和超低相位噪声的需求，为5G毫米波无线通信规模化奠定了基础。
[0028]5、本专利技术采用的多段拼接式频率偏移解决方案的相位噪声指标性能比较良好，因此最终整个5G毫米波频率综合器的相位噪声指标主要取决于鉴频鉴相器的噪底指标。
附图说明
[0029]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0030]图1为本专利技术DDS、PLL混频锁相频率综合器的原理框图；
[0031]图2为本专利技术多段拼接式频率偏移模块的原理框图；
[0032]图3为本专利技术DDS、PLL混频锁相环模块的原理框图。
具体实施方式
[0033]以下将配合附图及实施例来详细说明本申请的实施方式，借此对本申请如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
[0034]图1
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3为本专利技术的一个实施例：一种DDS、PLL混频锁相环的5G毫米波频率综合器，包括用于输入基频频率的鉴频鉴相器，鉴频鉴相器输出差频信号输入电荷泵，电荷泵输出射频信号输入至射频滤波器，射频滤波器对射频信号进行信号耦合输出处理并输入振荡器阵列，还包括：
[0035]多段拼接式频率偏移模块，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DDS、PLL混频锁相环的5G毫米波频率综合器，包括用于输入基频频率的鉴频鉴相器，鉴频鉴相器输出差频信号输入电荷泵，电荷泵输出射频信号输入至射频滤波器，射频滤波器对射频信号进行信号耦合输出处理并输入振荡器阵列，其特征在于，还包括：多段拼接式频率偏移模块，所述多段拼接式频率偏移模块包括第一级升频单元和第二级倍频单元，所述多段拼接式频率偏移模块输入振荡器阵列输出的低频段信号，并将低频段信号通过多次倍频处理后达到高频段信号输出；基频信号由振荡器阵列将信号频率提升到14.4GHz后输入至第一升频单元进行初次信号频率提升，再输入到第二级倍频单元进行频率处理，得到五个偏移频率；DDS、PLL混频锁相环模块，所述DDS、PLL混频锁相环模块用于输入变频频率信号；DDS、PLL混频锁相环模块输入振荡器阵列输出的低频段信号，低频段信号和变频频率信号在DDS、PLL混频锁相环模块中混频处理后输出高频段信号；通过射频滤波器和多段拼接式频率偏移模块提升DDS时钟频率，通过DDS合成5G毫米波高频，再将合成的5G毫米波高频输入鉴频鉴相器完成相环处理。2.根据权利要求1所述的一种DDS、PLL混频锁相环的5G毫米波频率综合器，其特征在于：多段拼接式频率偏移模块输出的五个偏移频率分别是28.8Ghz，43.2GHz，57.6GHz，72GHz，...

【专利技术属性】
技术研发人员：蒋永彬，何超，
申请(专利权)人：蒋永彬，
类型：发明
国别省市：