一种存储单元组及其制造方法技术

本申请公开了一种存储单元组及其制造方法，该存储单元组通过在上下两个阻变存储单元之间共享一个电极，并通过该电极共享一条线路；然后，再通过另一个不共享的电极接入不同线路，从而实现上下叠加，但可独立操控的两个阻变存储单元。一方面，该存储单元组可形成1T2R的存储单元阵列，在不增加晶体管的个数的前提下，即可大幅提高存储单元的个数，从而提高系统的存储容量；另一方面，通过共享一个电极，还可节省一个电极的空间，更好地满足元件微缩化需求。此外，由于在元件集成度相同的阵列中，双层叠加结构可使得导线长度减半，从而使得IR压降(IR drop)大大减少。drop)大大减少。drop)大大减少。

【技术实现步骤摘要】
一种存储单元组及其制造方法


[0001]本申请涉及半导体器件领域，尤其涉及一种存储单元组及其制造方法。

技术介绍

[0002]阻变式存储器(Resistive Random Access Memory,RRAM)的基本结构包括顶电极、阻变层和底电极，通常使用自底而上逐层叠加的1T1R的存储单元。
[0003]采用上述结构的阻变式存储器集成度低，若以平面式的方式提高元件集成度，势必需要扩大芯片面积，但目前对半导体器件的需求更趋向于微缩化，能扩大芯片面积的空间非常。
[0004]此外，1T1R的存储单元会导致金属导线较长，因而导致IR压降(IR drop)现象。

技术实现思路

[0005]针对上述技术问题，本申请人创造性地提供了一种存储单元组及其制备方法。
[0006]根据本申请实施例的第一方面，提供一种存储单元组，该存储单元组包括：第一阻变存储单元，第一阻变存储单元包括第一电极、第一阻变层和第二电极，第一电极通过第一金属层连接有第一线路，第二电极连接有第二线路，第一线路和第二线路共同实现对第一阻变存储单元的独立控制；第二阻变存储单元，第二阻变存储单元包括第二电极、第二阻变层和第三电极，第三电极通过第二金属层连接有第三线路，第三线路和第二线路共同实现对第二阻变存储单元的独立控制；其中，第一阻变存储单元与第二阻变存储单元共享第二电极。
[0007]可选地，第一阻变存储单元为开口向上的沟槽结构。
[0008]可选地，第二阻变存储单元包括侧壁保护层。
[0009]可选地，第一线路为第一位线，第二线路为第第一源线，第三线路为第二位线。
[0010]可选地，第一线路为第一源线，第二线路为第一位线，第三线路为第二源线。
[0011]可选地，第一金属层、第二电极和第二金属层为三层交叉阵列结构。
[0012]根据本申请实施例的第二方面，提供一种存储单元组的制造方法，该方法包括：在衬底之上形成第一阻变存储单元，第一阻变存储单元包括第一电极、第一阻变层和第二电极，衬底包括第一金属层，第一金属层连接有第一线路，第一电极与第一金属层连接；在第二电极之上形成第二阻变存储单元，第二阻变存储单元包括第二电极、第二阻变层和第三电极，使得第二阻变存储单元与第一阻变存储单元共享第二电极；在第三电极之上，形成第二金属层；对存储单元组进行布线，使得第二电极与第二线路相连，第二线路可与第一线路共同实现对第一阻变存储单元的独立控制，使得第二金属层与第三线路连接，第三线路和第二线路共同实现对第二阻变存储单元的独立控制。
[0013]可选地，在衬底之上形成第一阻变存储单元，包括：在衬底之上形成具有开口向上的沟槽结构的第一阻变存储单元。
[0014]可选地，在第二电极之上形成第二阻变存储单元，包括：在第二电极之上形成具有
侧壁保护层的第二阻变存储单元。
[0015]可选地，在制造过程中，使得第一金属层、第二电极和第二金属层为三层交叉阵列结构。
[0016]本申请实施例一种存储单元组及其制造方法，该存储单元组通过在上下两个阻变存储单元之间共享一个电极，并通过该电极共享一条线路；然后，再分别通过另一个不共享的电极接入不同线路，从而实现上下叠加但可独立操控的两个阻变存储单元。
[0017]一方面，该存储单元组可形成1T2R的存储单元阵列，在不增加晶体管的个数的前提下，即可大幅提高存储单元的个数，从而提高系统的存储容量；另一方面，通过共享一个电极，还可节省一个电极的空间，更好地满足元件微缩化需求。此外，由于在元件集成度相同的阵列中，双层叠加结构可使得导线长度减半，从而使得IR压降(IR drop)大大减少。
[0018]需要理解的是，本申请实施例的实施并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本申请实施例的其他实施方式还能够实现上面未提到的有益效果。
附图说明
[0019]通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：
[0020]在附图中，相同或对应的标号表示相同或对应的部分。
[0021]图1示出了本申请存储单元组一实施例的结构剖面示意图；
[0022]图2示出了本申请存储单元组另一实施例的结构剖面示意图；
[0023]图3示出了本申请存储单元组实施例的一种布线方案示意图；
[0024]图4示出了本申请存储单元组实施例的另一种布线方案示意图；
[0025]图5示出了多个图2所示实施例所形成的存储单元组阵列在X方向的结构剖面示意图；
[0026]图6示出了多个图2所示实施例所形成的存储单元组阵列在Y方向的结构剖面示意图；
[0027]图7示出了多个图2所示实施例所形成的存储单元组阵列俯视示意图；
[0028]图8示出了图5所示实施例1T2R的一种布线方案示意图；
[0029]图9示出了图5所示实施例1T2R的另一种布线方案示意图；
[0030]图10示出了本申请存储单元组的制造方法的流程示意图；
[0031]图11示出了本申请图2或图5所示实施例的制造过程示意图；
[0032]图12示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
[0033]图13示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
[0034]图14示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
[0035]图15示出了本申请图2或图5所示实施例的的制造过程示意图；
[0036]图16示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
[0037]图17示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
[0038]图18示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
[0039]图19示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
[0040]图20示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
[0041]图21示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
[0042]图22示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
[0043]图23示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
[0044]图24示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
[0045]图25示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
[0046]图26示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储单元组，其特征在于，所述存储单元组包括：第一阻变存储单元，所述第一阻变存储单元包括第一电极、第一阻变层和第二电极，所述第一电极通过第一金属层连接有第一线路，所述第二电极连接有第二线路，所述第一线路和所述第二线路共同实现对所述第一阻变存储单元的独立控制；第二阻变存储单元，所述第二阻变存储单元包括所述第二电极、第二阻变层和第三电极，所述第三电极通过第二金属层连接有第三线路，所述第三线路和所述第二线路共同实现对所述第二阻变存储单元的独立控制；其中，所述第一阻变存储单元与所述第二阻变存储单元共享所述第二电极。2.根据权利要求1所述的存储单元组，其特征在于，所述第一阻变存储单元为开口向上的沟槽结构。3.根据权利要求1所述的存储单元组，其特征在于，所述第二阻变存储单元包括侧壁保护层。4.根据权利要求1所述的存储单元组，其特征在于，所述第一线路为第一位线，所述第二线路为第一源线，所述第三线路为第二位线。5.根据权利要求1所述的存储单元组，其特征在于，所述第一线路为第一源线，所述第二线路为第一位线，所述第三线路为第二源线。6.根据权利要求1所述的存储单元组，其特征在于，所述第一金属层、所述第二电极和所述第二金属层为三层交叉阵列结构。7.一种存储单元组的制造方法，其特征在...

【专利技术属性】
技术研发人员：邱泰玮，单利军，沈鼎瀛，
申请(专利权)人：厦门半导体工业技术研发有限公司，
类型：发明
国别省市：