存储阵列的电压调整电路及操作方法技术

本公开提供了一种存储阵列的电压调整电路及操作方法

【技术实现步骤摘要】
存储阵列的电压调整电路及操作方法、设备及存储介质


[0001]本公开涉及半导体
，尤其涉及一种存储阵列的电压调整电路及操作方法
、
设备及存储介质
。

技术介绍

[0002]乘法和累加
(MAC)
是卷积神经网络中最常见的运算，而存内计算架构实现了存储与计算一体化，打破了传统冯诺依曼架构中存在的“存储墙”，可有效提升整体运算速度
。
[0003]非易失性器件组成的存算阵列通常有字线
WL、
位线
BL
和源线
SL
等端口
。
非易失性器件不同的电阻值可以表示为神经网络中不同的权重
。BL
作为存算单元的数据输入端，
SL
作为存算单元的输出端，则同一列上多个存算单元的电流累加结果可以表示为输入数据与权重的乘累加运算结果
。
[0004]由于金属导线存在寄生电阻，所以当电流通过金属导线时会产生一定的压降，即
IR drop。
随着特征工艺尺寸的不断缩小
、
存算阵列的规模不断扩大，单条位线所连接的存算器件不断增多，金属导线趋于细长，寄生电阻变大，金属导线上的
IR drop
问题成为影响存算阵列计算精度的重要因素
。
对于同一条位线上所连接的存算器件，随着其与供电起始端的距离不断增大，其两端电压不断减小，所以同一条位线上的存算器件流过的电流不同，进一步将导致源线上电流累加结果与理论值有一定偏差，最终影响存算阵列的计算精度
。
[0005]现有技术大多通过改变阵列布局，即将大规模阵列拆分成多个小规模阵列，或是采用增大金属线宽
、
多层金属走线的方法来减小金属导线的电阻，从而达到降低导线
IR drop
的目的
。
但金属导线的线宽和金属层数由于工艺的限制并不能无限增大，则大规模阵列的导线电阻可减小的程度有限；此外，将大规模阵列拆分成多个小规模阵列，需相应地增加阵列的外围电路，在总存储容量不变的情况下，芯片整体面积会增大
。

技术实现思路

[0006]本公开提供了一种存储阵列的电压调整电路及操作方法
、
设备及存储介质，以至少解决现有技术中存在的以上技术问题
。
[0007]根据本公开的第一方面，提供了一种存储阵列的电压调整电路，包括：
[0008]存储阵列，包括多个沿行和列方向呈阵列排布的存储单元；所述存储阵列其中某一行的多个存储单元为参考单元；
[0009]多条第一位线，与每行的多个所述存储单元连接，第一电压从所述存储阵列的第一端被施加到所述第一位线上；
[0010]多条第二位线，与每行的多个存储单元连接，第二电压从所述存储阵列的第二端被施加到所述第二位线上，其中，所述第一端和所述第二端为沿行方向，所述存储阵列相对的两端；
[0011]多条源线，与每列的多个存储单元连接，源线电压被施加到所述源线上；
[0012]压差检测电路，与所述参考单元连接，被配置为生成所述参考单元每一列对应的
节点的电压与施加到所述参考单元的第一电压的差值；
[0013]补偿单元，与所述压差检测电路和所述存储阵列连接，被配置为根据所述差值生成新的第二电压和新的源线电压，并输入到存储阵列中
。
[0014]在一可实施方式中，所述压差检测电路，被配置为生成所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值，包括：
[0015]所述存储阵列包括
n+1
列存储单元，从所述第一端到所述第二端分别为第0列
、
第1列至第
n
列；
[0016]所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值，从所述第一端到所述第二端分别为
Δ
V0、
Δ
V1
至
Δ
Vn。
[0017]在一可实施方式中，所述补偿单元的输入端输入预设源线电压；
[0018]所述补偿单元被配置为根据所述差值生成新的第二电压和新的源线电压，并输入到存储阵列中，包括：
[0019]所述补偿单元被配置为将所述参考单元处的第二电压减去第
n
列对应的差值
Δ
Vn
，生成新的第二电压，并输入到第二位线上，以及，将所述预设源线电压减去每一列对应的所述差值，生成每一列对应的新的源线电压，并输入到对应列的源线上
。
[0020]在一可实施方式中，所述补偿单元为减法器
。
[0021]在一可实施方式中，所述参考单元的阻值设置为预设阻值
。
[0022]根据本公开的第二方面，提供了一种存储阵列的电压调整电路的操作方法，包括：
[0023]提供存储阵列，所述存储阵列包括多个沿行和列方向呈阵列排布的存储单元；所述存储阵列其中某一行的多个存储单元为参考单元；
[0024]形成多条第一位线，所述第一位线与每行的多个所述存储单元连接，并从所述存储阵列的第一端施加第一电压到所述第一位线上；
[0025]形成多条第二位线，所述第二位线与每行的多个存储单元连接，并从所述存储阵列的第二端施加第二电压到所述第二位线上，其中，所述第一端和所述第二端为沿行方向，所述存储阵列相对的两端；
[0026]形成多条源线，所述源线与每列的多个存储单元连接，并施加源线电压到所述源线上；
[0027]通过压差检测电路生成所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值；
[0028]补偿单元根据所述差值生成新的第二电压和新的源线电压，并输入到存储阵列中
。
[0029]在一可实施方式中，所述通过压差检测电路生成所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值，包括：
[0030]所述存储阵列包括
n+1
列存储单元，从所述第一端到所述第二端分别为第0列
、
第1列至第
n
列；
[0031]所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值，从所述第一端到所述第二端分别为
Δ
V0、
Δ
V1
至
Δ
Vn。
[0032]在一可实施方式中，所述方法还包括：
[0033]向所述补偿单元的输入端输入预设源线电压；
[0034]所述补偿单元根据所述差值生成新的第二电压和新的源线电压，并输入到存储阵列中，包括：
[0035]通过补偿单元将所述参考单元处的第二电压减去第
n
列对应的差值
Δ
Vn
，生成新的第二电压，并输入到第二位线上，以及，将所述预设源线电压减去每一列对应的所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种存储阵列的电压调整电路，其特征在于，包括：存储阵列，包括多个沿行和列方向呈阵列排布的存储单元；所述存储阵列其中某一行的多个存储单元为参考单元；多条第一位线，与每行的多个所述存储单元连接，第一电压从所述存储阵列的第一端被施加到所述第一位线上；多条第二位线，与每行的多个存储单元连接，第二电压从所述存储阵列的第二端被施加到所述第二位线上，其中，所述第一端和所述第二端为沿行方向，所述存储阵列相对的两端；多条源线，与每列的多个存储单元连接，源线电压被施加到所述源线上；压差检测电路，与所述参考单元连接，被配置为生成所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值；补偿单元，与所述压差检测电路和所述存储阵列连接，被配置为根据所述差值生成新的第二电压和新的源线电压，并输入到存储阵列中
。2.
根据权利要求1所述的调整电路，其特征在于，所述压差检测电路，被配置为生成所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值，包括：所述存储阵列包括
n+1
列存储单元，从所述第一端到所述第二端分别为第0列
、
第1列至第
n
列；所述参考单元每一列对应的节点的电压与施加到所述参考单元的第一电压的差值，从所述第一端到所述第二端分别为
Δ
V0、
Δ
V1
至
Δ
Vn。3.
根据权利要求2所述的调整电路，其特征在于，所述补偿单元的输入端输入预设源线电压；所述补偿单元被配置为根据所述差值生成新的第二电压和新的源线电压，并输入到存储阵列中，包括：所述补偿单元被配置为将所述参考单元处的第二电压减去第
n
列对应的差值
Δ
Vn
，生成新的第二电压，并输入到第二位线上，以及，将所述预设源线电压减去每一列对应的所述差值，生成每一列对应的新的源线电压，并输入到对应列的源线上
。4.
根据权利要求3所述的调整电路，其特征在于，所述补偿单元为减法器
。5.
根据权利要求1所述的调整电路，其特征在于，所述参考单元的阻值设置为预设阻值
。6.
一种存储阵列的电压调整电路的操作方法，其特征在于，包括：提供存储阵列，所述存储阵列包括多个沿行和列方向呈阵列排布的存储单元；所述存储阵列其中某一行的多个存储单元为参考单元；形成多条第一位线，所述第一位线与每行的多个所述存储单元连接，并从所述存储...

【专利技术属性】
技术研发人员：颜思岑，张涌，萧得富，
申请(专利权)人：厦门半导体工业技术研发有限公司，
类型：发明
国别省市：