支持乱序成品测试的芯片及测试方法技术

本发明专利技术涉及一种芯片及测试方法，尤其是一种支持乱序成品测试的芯片及测试方法。按照本发明专利技术提供的技术方案，所述支持乱序成品测试的芯片，包括芯片主电路模块，还包括至少一个可读写电路模块，所述可读写电路模块与芯片主电路模块适配连接；对芯片主电路模块进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块内，且通过芯片主电路模块的输出端OUT能读取得到可读写电路模块内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块成品测试时的当前成品测试数据进行所需的测试处理。本发明专利技术能有效支持乱序测试，提高测试的效率，降低测试成本，安全可靠。安全可靠。安全可靠。

【技术实现步骤摘要】
支持乱序成品测试的芯片及测试方法


[0001]本专利技术涉及一种芯片及测试方法，尤其是一种支持乱序成品测试的芯片及测试方法。

技术介绍

[0002]芯片的生产过程中需要经过多次测试，其中，主要的两个测试节点是晶圆生产结束后的晶圆测试和封装完成后的最终测试(也称作成品测试)。每一测试环节中，可能需要在不同测试机台提供的不同测试条件下分别进行多次测试，例如为了减少改变测试温度所需要的等待时间，通常在不同的测试机台分别进行不同温度条件下的测试。
[0003]由于可以对一整片晶圆上所有芯片同时改变测试条件，并且不同芯片的测试数据可以根据芯片在晶圆上确定的坐标位置进行记录，便于将不同测试机台得到的测试结果建立联系并进行整体数据分析，因此，晶圆测试的难度和成本相对较低。
[0004]成品测试不同于晶圆测试，芯片已经通过封装成为一颗颗无序的独立个体，若要将不同机台分别测试得到的数据建立起联系，只能将芯片按照既定的先后顺序在不同的测试机台之间依次进行测试及转移，这样需要额外的自动化转移设备并且会极大地增加测试时间。对于芯片的温度等特性参数，一般需要将多机台测试数据进行综合计算和对比分析，成品测试的效率极低并且所需的设备成本和时间成本极高。
[0005]为了提高芯片成品测试的效率，并且降低测试成本，急需对芯片和测试方法进行改进，以适应某些参数必须进行乱序测试的需求。

技术实现思路

[0006]本专利技术的目的是克服现有技术中存在的不足，提供一种支持乱序成品测试的芯片及测试方法，其能有效支持乱序测试，提高测试的效率，降低测试成本，安全可靠。
[0007]按照本专利技术提供的技术方案，所述支持乱序成品测试的芯片，包括芯片主电路模块，还包括至少一个可读写电路模块，所述可读写电路模块与芯片主电路模块适配连接；
[0008]对芯片主电路模块进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块内，且通过芯片主电路模块的输出端OUT能读取得到可读写电路模块内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块成品测试时的当前成品测试数据进行所需的测试处理。
[0009]所述成品测试数据串行写入可读写电路模块内，且可读写电路模块内写入并锁存的成品测试数据通过串行读取输出。
[0010]还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块的使能端与可读写电路模块的读写电路输出端连接；
[0011]通过可读写电路模块读写电路输出端输出的数据读取输出信号使得数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块处于关闭
使能状态。
[0012]所述可读写电路模块包括逻辑输入检测单元、移位寄存器、数据锁存阵列以及逻辑运算单元；
[0013]逻辑输入检测单元的输入端与芯片主电路模块的任一输入端口连接，逻辑输入检测单元的移位控制输出端与移位寄存器的时钟端连接，逻辑输入检测单元的锁存控制输出端与数据锁存阵列内的数据锁存控制端连接，移位寄存器的数据移位输出端与数据锁存阵列的数据锁存片选信号端以及逻辑运算单元的逻辑运算片选信号端适配连接，数据锁存阵列的数据锁存输出端与逻辑运算单元的逻辑运算输入端适配连接，逻辑运算单元的输出端与数据读取状态开关S1的控制端以及芯片主电路模块的使能端连接；
[0014]逻辑输入检测单元根据加载的输入信号IN通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，通过有效的移位控制信号Y1驱动移位寄存器数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列相应的数据锁存单元内；
[0015]对数据锁存阵列内锁存的成品测试数据读取时，逻辑运算单元根据移位寄存器数据移位输出端输出的寄存片选信号将数据锁存阵列内相应的成品测试子数据运算后串行读出。
[0016]所述逻辑输入检测单元包括移位控制信号产生部以及锁存控制信号产生部；
[0017]移位控制信号Y1为高电平有效时，移位控制信号产生部包括PMOS管PM1、NMOS管NM2以及反相器INV1，所述PMOS管PM1的源极端接电压VDD，PMOS管PM1的栅极端接偏置电压VBP1，PMOS管PM1的漏极端与反相器INV1的输入端以及NMOS管NM2的漏极端连接，NMOS管NM2的栅极端接GND，反相器INV1的输出端形成移位控制输出端；NMOS管NM2的源极端接收输入信号IN，输入信号IN为低于GND电位的脉冲时，通过移位控制输出端输出高电平的移位控制信号Y1。
[0018]锁存控制信号Y2为高电平有效时，所述锁存控制信号产生部包括PMOS管PM2、NMOS管NM1、反相器INV2以及反相器INV3，其中，PMOS管PM2的源极端接收输入信号IN，PMOS管PM2的栅极端接电压VDD，PMOS管PM2的漏极端与NMOS管NM1的漏极端、反相器INV2的输入端连接，NMOS管NM1的栅极端接偏置电压VBN1，NMOS管NM1的源极端接地，反相器INV2的输出端与反相器INV3的输入端连接，反相器INV3的输出端形成锁存控制输出端；输入信号IN为高于VDD电位的脉冲时，通过锁存控制输出端输出高电平的锁存控制信号Y2。
[0019]所述数据锁存阵列包括若干相互独立且呈阵列分布的数据锁存单元，所述数据锁存单元包括熔丝Fuse，所述熔丝Fuse的一端与电压VDD连接，熔丝Fuse的另一端与NMOS管NM3、电流源Iread的一端以及反相器INV4的输入端连接；
[0020]NMOS管NM3的源极端以及电流源Iread的接地端均接GND，NMOS管NM3的栅极端接与门U1的输出端连接，与门U1的输入端接锁存控制信号Y2以及移位寄存器的寄存片选信号；通过反相器INV4的输出端形成数据锁存单元的数据锁存状态输出端。
[0021]一种支持乱序成品测试的芯片的测试方法，包括芯片主电路模块，还包括至少一个可读写电路模块，所述可读写电路模块与芯片主电路模块适配连接；
[0022]对芯片主电路模块进行所需的成品测试时，一次或多次成品测试用的成品测试数
据写入并锁存在可读写电路模块内，且通过芯片主电路模块的输出端OUT能读取得到可读写电路模块内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块成品测试时的当前成品测试数据进行所需的测试处理。
[0023]还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块的使能端与可读写电路模块的输出端Y连接；
[0024]通过可读写电路模块读写电路输出端Y输出的数据读取输出信号使得数据读取本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种支持乱序成品测试的芯片，包括芯片主电路模块(2)，其特征是：还包括至少一个可读写电路模块(3)，所述可读写电路模块(3)与芯片主电路模块(2)适配连接；对芯片主电路模块(2)进行所需的成品测试时，一次或多次成品测试用的成品测试数据写入并锁存在可读写电路模块(3)内，且通过芯片主电路模块(2)的输出端OUT能读取得到可读写电路模块(3)内相应锁存的成品测试数据，以便利用所读取的成品测试数据与当前对芯片主电路模块(2)成品测试时的当前成品测试数据进行所需的测试处理。2.根据权利要求1所述的支持乱序成品测试的芯片，其特征是：所述成品测试数据串行写入可读写电路模块(3)内，且可读写电路模块(3)内写入并锁存的成品测试数据通过串行读取输出。3.根据权利要求1或2所述的支持乱序成品测试的芯片，其特征是：还包括数据读取状态开关S1，所述数据读取状态开关S1的一端与芯片主电路模块(2)的输出端OUT连接，数据读取状态开关S1的另一端接地，数据读取状态开关S1的控制端以及芯片主电路模块(2)的使能端与可读写电路模块(3)的读写电路输出端连接；通过可读写电路模块(3)读写电路输出端输出的数据读取输出信号使得数据读取状态开关S1处于导通状态时，利用所述数据读取输出信号同时使得芯片主电路模块(2)处于关闭使能状态。4.根据权利要求3所述的支持乱序成品测试的芯片，其特征是：所述可读写电路模块(3)包括逻辑输入检测单元(4)、移位寄存器(5)、数据锁存阵列(6)以及逻辑运算单元(7)；逻辑输入检测单元(4)的输入端与芯片主电路模块(2)的任一输入端口连接，逻辑输入检测单元(4)的移位控制输出端与移位寄存器(5)的时钟端连接，逻辑输入检测单元(4)的锁存控制输出端与数据锁存阵列(6)内的数据锁存控制端连接，移位寄存器(5)的数据移位输出端与数据锁存阵列(6)的数据锁存片选信号端以及逻辑运算单元(7)的逻辑运算片选信号端适配连接，数据锁存阵列(6)的数据锁存输出端与逻辑运算单元(7)的逻辑运算输入端适配连接，逻辑运算单元(7)的输出端与数据读取状态开关S1的控制端以及芯片主电路模块(2)的使能端连接；逻辑输入检测单元(4)根据加载的输入信号IN通过移位控制输出端输出有效的移位控制信号Y1或通过锁存控制输出端输出有效的锁存控制信号Y2，通过有效的移位控制信号Y1驱动移位寄存器(5)数据移位输出端输出的寄存片选信号移位，利用有效的锁存控制信号Y2以及相应的寄存片选信号能将所需的成品测试子数据锁存在数据锁存阵列(6)相应的数据锁存单元内；对数据锁存阵列(6)内锁存的成品测试数据读取时，逻辑运算单元(7)根据移位寄存器(5)数据移位输出端输出的寄存片选信号将数据锁存阵列(6)内相应的成品测试子数据运算后串行读出。5.根据权利要求4所述的支持乱序成品测试的芯片，其特征是：所述逻辑输入检测单元(4)包括移位控制信号产生部以及锁存控制信号产生部；移位控制信号Y1为高电平有效时，移位控制信号产生部包括PMOS管PM1、NMOS管NM2以及反相器INV1，所述PMOS管PM1的源极端接电压VDD，PMOS管PM1的栅极端接偏置电压VBP1，PMOS管PM1的漏极端与反相器INV1的输入端以及NMOS管NM2的漏极端连接，NMOS管NM2的栅极端接GND，反相器INV1的输出端形成移位控制输出端；NMOS管NM2的源极端接收输入信号
IN，输入信号IN为低于GND电位的脉冲时，通过移位控制输出端输出高电平的移位控制信号Y1。6.根据权利要求5所述的支持乱序成品测试的芯片，其特征是：锁存控制信号Y2为高电平有效时，所述锁存控制信号产生部包括PMOS管PM2、NMOS管NM1、反相器INV2以及反相器INV3，其中，PMOS管...

【专利技术属性】
技术研发人员：漆星宇，郑宗源，刘焕双，李肖飞，刘树钰，王赛，张明，王新安，
申请(专利权)人：江苏润石科技有限公司，
类型：发明
国别省市：