虚拟探针接口电路、方法、FPGA和系统芯片技术方案

本发明专利技术提供了一种虚拟探针接口电路、方法、FPGA和系统芯片，该虚拟探针接口电路包括状态机、移位寄存器电路、握手同步电路、内部信号监控电路，其中：所述状态机，用于解析联合测试工作组JTAG输入信号，并输出解析状态至所述移位寄存器电路；所述移位寄存器电路，用于根据来自状态机的解析状态，移位配置内部信号监控电路中的控制寄存器，和/或，移位输出内部信号监控电路中的状态寄存器；所述握手同步电路，用于将所述控制寄存器和所述状态寄存器进行跨时域同步；所述内部信号监控电路，用于对测试模块内部信号进行监控。该电路用以用以实现监控FPGA电路的内部信号。现监控FPGA电路的内部信号。现监控FPGA电路的内部信号。

【技术实现步骤摘要】
虚拟探针接口电路、方法、FPGA和系统芯片


[0001]本专利技术涉及集成电路设计
，尤其涉及一种虚拟探针接口电路、方法、FPGA和系统芯片。

技术介绍

[0002]现场可编程门阵列(Field Programmable Gate Array，FPGA)器件是一种半定制电路，由于其可重复编程、集成度高、投资较低的特性，在数字电路设计领域得到了广泛的应用。FPGA基本结构包括可编程输入输出单元(Input/Output Block，IOB)、可配置逻辑块(Configurable Logic Block，CLB)、数字时钟管理模块(Digital Clock Manager，DCM)、嵌入式RAM(Block RAM，BRAM)、布线资源等。
[0003]在FPGA电路中，测试人员如果需要观察某个内部信号，可以把这个内部信号作为输出信号引到管脚上，再用示波器监测；如果想控制某个内部信号，可以把这个信号作为输入信号引到管脚上，再通过接电源或接地控制信号的高低电平。随着电路设计复杂度的增加，大量的信号需要从内部引到输入输出管脚上进行监测或控制，操作繁琐，并且FPGA中输入输出管脚有限，即IOB资源有限，无法将大量的信号引到管脚上，因此给测试人员带来了极大的不便。
[0004]因此亟需一种用于监测分析FPGA内部信号的电路，以此来调试FPGA电路的内部信号。

技术实现思路

[0005]本专利技术提供一种虚拟探针接口电路、方法、FPGA和系统芯片，用以实现监控FPGA电路的内部信号。/>[0006]第一方面，本专利技术提供一种虚拟探针接口电路，该电路包括状态机、移位寄存器电路、握手同步电路、内部信号监控电路，其中：所述状态机，用于解析JTAG输入信号，并输出解析状态至所述移位寄存器电路；所述移位寄存器电路，用于根据来自状态机的解析状态，移位配置内部信号监控电路中的控制寄存器，和/或，移位输出内部信号监控电路中的状态寄存器；所述握手同步电路，用于将所述控制寄存器和所述状态寄存器进行跨时域同步；所述内部信号监控电路，用于对测试模块内部信号进行监控。
[0007]本专利技术上述虚拟探针接口电路有益效果在于：由于FPGA的可编程特性，FPGA的IO管脚都是可以支持编程的，通过对寄存器进行配置，可动态地对待测试的FPGA电路内部信号进行输入驱动控制，或实时监测电路内部信号状态，该虚拟探针接口电路具有测试方便且灵活低成本的优势，并且可以灵活支持各种类型的待测试FPGA电路。
[0008]在一种可能的实施例中，所述内部信号监控电路包括：内部信号控制电路和内部信号监测电路；内部信号控制电路包括所述控制寄存器，用于通过所述控制寄存器对测试模块内部信号进行输入驱动控制；内部信号监测电路包括所述状态寄存器，用于对测试模块内部信号进行输出监测。该实施例通过控制寄存器对测试模块的内部信号输入进行动态
驱动控制，通过状态寄存器对测试模块的内部信号进行输出监测，减少了对输入管脚的使用。
[0009]在一种可能的实施例中，握手同步电路，具体用于将所述控制寄存器从外部时钟域同步到内部时钟域，以及，将所述状态寄存器从内部时钟域同步到外部时钟域，该实施例中的握手同步电路用以实现时钟同步。
[0010]在一种可能的实施例中，所述控制寄存器包括至少一个控制测试信号组，全部或部分所述至少一个控制测试信号组包括信号控制位；所述信号控制位用于控制测试模块内部信号的输入值。
[0011]在一种可能的实施例中，所述状态寄存器包括至少一个监测测试信号组，全部或部分所述至少一个监测测试信号组包括状态变化指示位和监测值指示位；所述状态变化指示位，用于指示测试模块内部信号的状态变化信息；所述监测值指示位，用于指示测试模块内部信号的实时输出值。
[0012]在一种可能的实施例中，所述虚拟探针接口电路还包括：可扩展功能单元，所述内部信号监控电路为至少两个，所述至少两个内部信号监控电路工作在不同时钟域中。
[0013]第二方面，本专利技术实施例提供一种FPGA信号监控方法，所述方法包括：
[0014]状态机接收第一JTAG输入指令，根据所述第一JTAG输入指令将内部信号监控电路中的控制寄存器设置为开；状态机和移位寄存器电路共同配置控制寄存器，以对测试模块内部信号输入进行驱动控制；当控制寄存器配置完成后，握手同步电路握手同步控制寄存器，以将控制寄存器从外部时钟域同步到内部时钟域；当时钟域同步完成后，根据控制寄存器，生成信号的输入控制信号，以驱动测试模块内部信号。该方法的效果在于：通过对控制寄存器进行配置，可动态地对待测试的FPGA电路内部信号进行输入驱动控制，该虚拟探针接口电路具有测试方便且灵活低成本的优势，并且可以灵活支持各种类型的待测试FPGA电路。
[0015]第三方面，本专利技术实施例还提供一种FPGA信号监控方法，所述方法包括：
[0016]状态机接收第二JTAG输入指令，根据所述第二JTAG输入指令将内部信号监控电路中的状态寄存器设置为开；内部信号监测电路中的状态寄存器对测试模块内部信号进行输出监测，产生状态寄存器的值；握手同步电路握手同步状态寄存器，以将状态寄存器从内部时钟域同步到外部时钟域；当时钟域同步完成后，状态机和移位寄存器电路共同回读状态寄存器中的值。该方法的效果在于：通过对寄存器进行配置，可实时监测电路内部信号状态，该虚拟探针接口电路具有测试方便且灵活低成本的优势，并且可以灵活支持各种类型的待测试FPGA电路。
[0017]需要指出的是，上述第二方面和上述第三方面可以相互结合，可以先执行上述第二方面所述方法，再执行上述第三方面所述的方法；也可以先执行上述第三方面所述的方法，再执行上述第二方面所述的方法。
[0018]第四方面，本专利技术实施例中还提供一种FPGA，FPGA包括上述第一方面的任意一种可能的虚拟探针接口电路，用于执行上述第二方面或第三方面所述的方法。
[0019]第五方面，本专利技术实施例还提供一种系统芯片，其中，系统芯片包括上述第四方面的FPGA。
[0020]关于上述第二方面至第五方面的有益效果可以参见上述第一方面中的描述，不再
重复赘述。
附图说明
[0021]图1为本专利技术实施例提供的一种测试通信系统的示意图；
[0022]图2为本专利技术实施例提供的一种控制寄存器内部组成结构示意图；
[0023]图3为本专利技术实施例提供的一种状态寄存器内部组成结构示意图；
[0024]图4为本专利技术实施例提供的一种FPGA信号监控方法流程示意图；
[0025]图5为本专利技术实施例提供的另一种FPGA信号监控方法流程示意图。
具体实施方式
[0026]下面将结合附图，对本专利技术中的技术方案进行描述。
[0027]以下先对下文中涉及的部分用语进行解释说明，以便于本领域技术人员理解。
[0028](1)应用型专用集成电路(application specific integrated circuit本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种虚拟探针接口电路，其特征在于，包括状态机、移位寄存器电路、握手同步电路、内部信号监控电路，其中：所述状态机，用于解析联合测试工作组JTAG输入信号，并输出解析状态至所述移位寄存器电路；所述移位寄存器电路，用于根据来自状态机的解析状态，移位配置内部信号监控电路中的控制寄存器，和/或，移位输出内部信号监控电路中的状态寄存器的值；所述握手同步电路，用于将所述控制寄存器和所述状态寄存器进行跨时域同步；所述内部信号监控电路，用于对测试模块内部信号进行监控。2.根据权利要求1所述的虚拟探针接口电路，其特征在于，所述内部信号监控电路包括：内部信号控制电路和内部信号监测电路；内部信号控制电路包括所述控制寄存器，用于通过所述控制寄存器对测试模块内部信号进行输入驱动控制；内部信号监测电路包括所述状态寄存器，用于对测试模块内部信号进行输出监测。3.根据权利要求2所述的虚拟探针接口电路，其特征在于，所述握手同步电路，具体用于将所述控制寄存器从外部时钟域同步到内部时钟域，以及，将所述状态寄存器从内部时钟域同步到外部时钟域。4.根据权利要求1至3任一项所述的虚拟探针接口电路，其特征在于，所述控制寄存器包括至少一个控制测试信号组，全部或部分所述至少一个控制测试信号组包括信号控制位；所述信号控制位用于控制测试模块内部信号的输入值。5.根据权利要求1至3任一项所述的虚拟探针接口电路，其特征在于，所述状态寄存器包括至少一个监测测试信号组，全部或部分所述至少一个监测测试信号组包括状态变化指示位和监测值指示位；所述状态变化指示位，用于指示测试模块内部信号的状态变化信息；所述监测值指示...

【专利技术属性】
技术研发人员：刘越洋，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：