半导体存储装置制造方法及图纸

本发明专利技术的一实施方式提供一种缩短通电读出处理所用时间的半导体存储装置。一实施方式的半导体存储装置具有：存储器面(P0)，能存储用户数据及系统信息；存储器面(P1)，能存储用户数据及系统信息；存储器面(P0)的锁存电路(ADL)，能存储从存储器面(P0)读出的系统信息的偶数比特数据或奇数比特数据中的一个；存储器面(P1)的锁存电路(ADL)，能存储从存储器面(P1)读出的系统信息的偶数比特数据或奇数比特数据中的另一个；以及定序器(27)。定序器(27)并行地执行读出偶数比特数据并存储到存储器面(P0)的锁存电路(ADL)中的第1处理、与读出奇数比特数据并存储到存储器面(P1)的锁存电路(ADL)中的第2处理。电路(ADL)中的第2处理。电路(ADL)中的第2处理。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享有以日本专利申请2020
‑
157807号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]NAND(Not
‑
And，与非)型闪速存储器之类的非易失性存储器例如在存储器系统启动时，执行从指定的存储区域读出设定参数等系统信息的通电读出处理。如果系统信息的数据量增加，则读出系统信息的时间变长，通电读出处理所用时间变长。

技术实现思路

[0005]本专利技术的一实施方式的目的在于提供一种缩短通电读出处理所用时间的半导体存储装置。
[0006]一实施方式的半导体存储装置具有：第1存储单元阵列，能存储用户数据及系统信息，所述系统信息是所述用户数据的写入动作及读出动作所使用的信息；第2存储单元阵列，能存储所述用户数据及所述系统信息；第1锁存电路，能存储从所述第1存储单元阵列读出的所述系统信息的偶数比特数据或奇数比特数据中的一个即第1比特数据；第2锁存电路，能存储从所述第2存储单元阵列读出的所述系统信息的所述偶数比特数据或所述奇数比特数据中的另一个即第2比特数据；以及控制电路，并行地执行读出所述第1比特数据并存储到所述第1锁存电路的第1处理、与读出所述第2比特数据并存储到所述第2锁存电路的第2处理。
附图说明
[0007]图1是表示第1实施方式的存储器系统的构成例的框图。
[0008]图2是表示第1实施方式的非易失性存储器的构成例的框图。
[0009]图3是表示第1实施方式的三维结构NAND存储器的块的电路构成例的图。
[0010]图4是第1实施方式的三维结构NAND存储器的块的剖视图。
[0011]图5是表示第1实施方式的，从多个位线侧俯视时的存储单元阵列中的块的配置的图。
[0012]图6是表示第1实施方式的阈值区域的一例的图。
[0013]图7是表示第1实施方式的感测放大器的具体构成的一例的电路图。
[0014]图8A是表示第1实施方式的感测放大器的动作波形的图。
[0015]图8B是表示第1实施方式的电压感测方式中的感测放大器的动作波形的一例的图。
[0016]图9是表示第1实施方式的电流感测方式的读出时的电压的变化的波形图。
[0017]图10是表示第1实施方式的电压感测方式的读出时的电压的变化的波形图。
[0018]图11是示意性地表示第1实施方式的多个位线中的第偶数个位线与第奇数个位线的配置的图。
[0019]图12是用于说明针对第1实施方式的第偶数个位线与第奇数个位线，分别读出数据的情况的图。
[0020]图13是表示第1实施方式的，从2个存储器面读出系统信息的处理流程的图。
[0021]图14是表示第1实施方式中的系统信息的读出时间的比较的图。
[0022]图15是表示第1实施方式的变化例中的峰值电流的产生时点的图。
[0023]图16是表示第2实施方式的，从2个存储器面读出系统信息的处理流程的图。
[0024]图17是表示第2实施方式中的系统信息的读出时间的图。
[0025]图18是表示第3实施方式的，从2个存储器面读出系统信息的处理流程的图。
[0026]图19是表示第3实施方式中的系统信息的读出时间的图。
具体实施方式
[0027]以下，参照附图来说明实施方式。
[0028](第1实施方式)
[0029](存储器系统的构成)
[0030]图1是表示第1实施方式的存储器系统的构成例的框图。本实施方式的存储器系统具备存储器控制器1与非易失性存储器2。存储器系统能与主机连接。主机例如为个人计算机、便携式终端等电子机器。
[0031]非易失性存储器2是非易失地存储数据的半导体存储装置，例如具备NAND闪速存储器。本实施方式中，非易失性存储器2为具有每个存储单元晶体管能存储3bit的存储单元晶体管的NAND存储器，即3bit/Cell(TLC：Triple Level Cell，三层单元)的NAND存储器。非易失性存储器2被三维化。
[0032]此外，非易失性存储器2也可为具有每个存储单元晶体管能存储2bit的存储单元晶体管的NAND存储器，即2bit/Cell(MLC：Multi Level Cell，多层单元)的NAND存储器，或者具有每个存储单元晶体管能存储4bit的存储单元晶体管的NAND存储器，即4bit/Cell(QLC：Quad Level Cell，四层单元)的NAND存储器。
[0033]再此外，非易失性存储器2也可为具有每个存储单元晶体管能存储1bit的存储单元晶体管的NAND存储器，即1bit/Cell(SLC：Single Level Cell，单层单元)的NAND存储器。
[0034]存储器控制器1根据来自主机的写入请求，控制向非易失性存储器2的数据写入。另外，存储器控制器1根据来自主机的读出请求，控制从非易失性存储器2的数据读出。存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Checking and Correction，错误检测与校正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15相互通过内部总线16连接。
[0035]主机接口13将从主机接收到的请求、用户数据(写入数据)等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的应答等发送到主机。
[0036]存储器接口15基于处理器12的指示，控制将用户数据等写入非易失性存储器2的处理、及从非易失性存储器2读出用户数据等的处理。
[0037]处理器12总括地控制存储器控制器1。处理器12例如为CPU(Central Processing Unit，中央处理器)、MPU(Micro Processing Unit，微处理单元)等。处理器12在从主机经由主机接口13接收到请求的情况下，进行按照该请求的控制。例如，处理器12根据来自主机的请求，对存储器接口15指示向非易失性存储器2写入用户数据及奇偶校验。另外，处理器12根据来自主机的请求，对存储器接口15指示从非易失性存储器2读出用户数据及奇偶校验。
[0038]处理器12针对存储在RAM11中的用户数据，决定非易失性存储器2上的存储区域(以下，称为存储器区域)。用户数据经由内部总线16存储到RAM11中。处理器12对作为写入单位的页单位的数据，即页数据实施存储器区域的决定。在本说明书中，将存储在非易失性存储器2的1页中的用户数据定义为单元数据。单元数据例如以编码所得的码字的形式存储到非易失性存储器2中。
[0039]此本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具有第1存储单元阵列，能存储用户数据及系统信息，所述系统信息是所述用户数据的写入动作及读出动作所使用的信息；第2存储单元阵列，能存储所述用户数据及所述系统信息；第1锁存电路，能存储从所述第1存储单元阵列读出的所述系统信息的偶数比特数据或奇数比特数据中的一个即第1比特数据；第2锁存电路，能存储从所述第2存储单元阵列读出的所述系统信息的所述偶数比特数据或所述奇数比特数据中的另一个即第2比特数据；以及控制电路，并行地执行读出所述第1比特数据并存储到所述第1锁存电路的第1处理、与读出所述第2比特数据并存储到所述第2锁存电路的第2处理。2.根据权利要求1所述的半导体存储装置，其中基于所述第1比特数据或所述第2比特数据是否有错误的判定结果，所述控制电路在判定为所述第1比特数据有所述错误时，执行从所述第2存储单元阵列读出所述第1比特数据的第3处理。3.根据权利要求2所述的半导体存储装置，其中所述第1比特数据与所述第2比特数据各自是否有错误的判定是由所述控制电路进行。4.根据权利要求2所述的半导体存...

【专利技术属性】
技术研发人员：清水佑树，柳平康辅，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：