半导体存储装置制造方法及图纸

实施方式的半导体存储装置具有：存储单元阵列，具有多个非易失性存储单元；定序器，控制基于从存储单元阵列读出数据的读出动作的序列；及列解码器；且所述定序器控制以下序列：接收读出指令及地址信号后，将就绪/忙碌信号从就绪变更为忙碌，将就绪/忙碌信号变更为忙碌后，使用感测放大器从存储单元阵列读出数据，将数据存储到数据锁存电路后，将就绪/忙碌信号从忙碌变更为就绪，将就绪/忙碌信号变更为就绪后，接收数据输出指令，当第1条件发生时，将包含数据锁存电路中存储的数据的日志数据写入到存储单元阵列的存储区域。写入到存储单元阵列的存储区域。写入到存储单元阵列的存储区域。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享有以日本专利申请2020
‑
152510号(申请日：2020年9月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]由于无法获得足够的用于半导体存储装置的不良分析的数据，所以有时难以进行不良分析。

技术实现思路

[0005]实施方式提供一种能够保存用于不良分析的数据的半导体存储装置。
[0006]实施方式的半导体存储装置具有：存储单元阵列，包含多个区块，能够存储第1数据；定序器，控制基于读出动作的序列，所述读出动作是基于从存储器控制器接收的读出指令，从所述存储单元阵列读出所述第1数据；及列解码器，包含感测放大器及数据锁存电路，所述感测放大器进行从所述存储单元阵列读出所述第1数据时所需的感测动作，所述数据锁存电路存储所述第1数据；且所述多个区块中的至少一个区块具有第1及第2选择晶体管、以及串联连接在所述第1及第2选择晶体管之间的多个非易失性存储单元，所述定序器控制如下的所述序列：接收所述读出指令及地址信号，接收所述读出指令及所述地址信号后，将就绪/忙碌信号从就绪变更为忙碌，将所述就绪/忙碌信号变更为所述忙碌后，使用所述感测放大器从所述存储单元阵列读出所述第1数据，将所述第1数据存储到所述数据锁存电路，将所述第1数据存储到所述数据锁存电路后，将所述就绪/忙碌信号从所述忙碌变更为所述就绪，将所述就绪/忙碌信号变更为所述就绪后，接收数据输出指令，接收所述数据输出指令后，将所述数据锁存电路中存储的所述第1数据输出到所述存储器控制器，当第1条件发生时，将包含所述数据锁存电路中存储的所述第1数据的日志数据写入到所述存储单元阵列的存储区域。
附图说明
[0007]图1是表示第1实施方式的存储器系统的构成的框图。
[0008]图2是表示第1实施方式的存储单元阵列的构成的电路图。
[0009]图3是表示第1实施方式的NAND(与非)型闪存的存储单元阵列的存储区域的内存映射。
[0010]图4是表示第1实施方式的相隔地配置有多个日志数据存储区域的特定存储区域的例子的内存映射。
[0011]图5是表示第1实施方式的执行数据读出时在存储器控制器与NAND型闪存间收发
数据的时序的时序图。
[0012]图6是表示第1实施方式的数据的读出指令序列的图。
[0013]图7是表示第1实施方式的接收到ECC(Error Check and Correction，错误检查与校正)错误发生信息时定序器进行的日志数据保存处理的一例的流程图。
[0014]图8是表示第1实施方式的发生读出错误时向特定存储区域保存日志数据的流程的图。
[0015]图9是表示第2实施方式的执行数据写入时在控制器与NAND型闪存间收发数据的时序的时序图。
[0016]图10是表示第2实施方式的数据的写入指令序列的图。
[0017]图11是表示第2实施方式的发生写入错误时定序器进行的日志数据保存处理的一例的流程图。
[0018]图12是表示第2实施方式的发生写入错误时向特定存储区域保存日志数据的流程的图。
[0019]图13是表示第2实施方式的变化例的执行数据写入时在控制器与NAND型闪存间收发数据的时序的时序图。
[0020]图14是表示第2实施方式的变化例的发生写入错误时定序器进行的日志数据保存处理的一例的流程图。
[0021]图15是表示第3实施方式的发生错误时定序器进行的日志数据保存处理的一例的流程图。
[0022]图16是表示第3实施方式的发生某些错误时向特定存储区域保存日志数据的流程的图。
具体实施方式
[0023]以下，参照附图对实施方式进行说明。
[0024](第1实施方式)
[0025]对第1实施方式的存储器系统进行说明。以下，列举具备NAND型闪存的存储器系统进行说明。
[0026][存储器系统的整体构成][0027]首先，使用图1对本实施方式的存储器系统的大体的整体构成进行说明。
[0028]图1是表示本实施方式的存储器系统的构成的框图。如图所示，存储器系统1具备NAND型闪存(以下，称为NAND存储器)100及存储器控制器(以下，也简称为控制器)200。NAND存储器100与控制器200形成于例如1个衬底上。存储器系统1被用于例如SD(Secure Digital，安全数码)卡之类的存储卡或SSD(Solid State Drive，固态硬盘)等。
[0029]NAND存储器100是非易失性存储器。NAND存储器100具备多个存储单元，非挥发地存储数据。控制器200通过NAND总线而与NAND存储器100连接。控制器200通过主机总线而与主机机器300(点线所示)连接。而且，控制器200是对NAND存储器100进行控制并响应于从主机机器300接收的要求而对NAND存储器100进行存取的存储器控制器。主机机器300例如为数码相机或个人计算机等，主机总线是遵循例如SD接口的总线。NAND总线是遵循NAND接口的进行信号收发的总线。
[0030]经由NAND接口(I/F)电路250而在NAND存储器100与控制器200间收发各种信号。从控制器200向NAND存储器100供给芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn及写入保护信号WPn。从NAND存储器100向控制器200供给就绪/忙碌信号RBn。在控制器200与NAND存储器100之间收发输入输出信号I/O及数据选通信号DQS/DQSn。
[0031]芯片使能信号CEn是用于使NAND存储器100启用的信号，在低电平被生效。指令锁存使能信号CLE及地址锁存使能信号ALE是向NAND存储器100通知输入输出信号I/O分别为指令及地址的信号。写入使能信号WEn在低电平被生效，是向NAND存储器100通知将输入输出信号I/O写入到NAND存储器100的信号。读出使能信号REn也在低电平被生效，是用于使来自NAND存储器100的读出数据输出到输入输出信号I/O的信号。写入保护信号WPn是用于向NAND存储器100指示禁止数据写入及抹除的信号。数据选通信号DQS/DQSn是用于控制输入输出信号I/O的输入输出时序的信号。
[0032]就绪/忙碌信号RBn是表示NAND存储器100为就绪状态(能够接收来自控制器200的命令的状态)或忙碌状态(无法接收来自控制器200的命令的状态)的信号，低电平表示忙碌状态。输入输出信号I/O例如为8比特的信号。而且，输入输出信号I/O是在NAND存储器100与控制器200之间收发的数据的实体，为指令、地址、写入数据及读出数据等。
[0033][控制器的构成)
[0034]其次，对控制器200的详细构成进行说明。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其特征在于具有：存储单元阵列，包括多个区块，能够存储第1数据；定序器，控制基于读出动作的序列，所述读出动作是基于从存储器控制器接收的读出指令，从所述存储单元阵列读出所述第1数据；以及列解码器，包含：感测放大器及数据锁存电路，所述感测放大器进行从所述存储单元阵列读出所述第1数据时所需的感测动作，所述数据锁存电路存储所述第1数据；且所述多个区块中的至少一个区块具有：第1及第2选择晶体管、以及串联连接在所述第1及第2选择晶体管之间的多个非易失性存储单元；所述定序器控制如下的所述序列：接收所述读出指令及地址信号，接收所述读出指令及所述地址信号后，将就绪/忙碌信号从就绪变更为忙碌，将所述就绪/忙碌信号变更为所述忙碌后，使用所述感测放大器从所述存储单元阵列读出所述第1数据，将所述第1数据存储到所述数据锁存电路，将所述第1数据存储到所述数据锁存电路后，将所述就绪/忙碌信号从所述忙碌变更为所述就绪，将所述就绪/忙碌信号变更为所述就绪后，接收数据输出指令，接收所述数据输出指令后，将所述数据锁存电路中存储的所述第1数据输出到所述存储器控制器，当第1条件发生时，将包含所述数据锁存电路中存储的所述第1数据的日志数据写入到所述存储单元阵列的存储区域。2.根据权利要求1所述的半导体存储装置，其特征在于：所述定序器在接收所述读出指令及所述地址信号时，控制如下的所述序列：接收指令锁存使能信号及所述读出指令，接收所述读出指令后，接收地址锁存使能信号及所述地址信号。3.根据权利要求1所述的半导体存储装置，其特征在于：所述数据锁存电路能够存储所述第1数据及所述地址信息。4.根据权利要求1所述的半导体存储装置，其特征在于：所述第1条件是接收读出错误的通知，所述定序器控制如下的所述序列：如果从所述存储器控制器接收到所述读出错误的通知，则禁止所述数据锁存电路的数据更新，禁止所述数据更新后，将所述日志数据写入到所述存储区域。5.根据权利要求4所述的半导体存储装置，其特征在于：所述定序器控制如下的所述序列：将所述日志数据写入到所述存储区域的第1区域后，限制对所述第1区域进行写入。6.根据权利要求1所述的半导体存储装置，其特征在于：所述第1条件是接收读出错误的通知，所述定序器管理用于控制应写入所述日志数据的所述存储区域的地址的地址指标，且
控制如下的所述序列：如果从所述存储器控制器接收到所述读出错误的通知，则基于所述地址指标，将所述日志数据写入到所述存储区域的第1区域，写入到所述第1区域后，变更所述地址指标的值，如果再次从所述存储器控制器接收到所述读出错误的通知，则基于变更后的所述地址指标，将所述日志数据写入到所述存储区域的第2区域。7.根据权利要求1所述的半导体存储装置，其特征在于还具有：温度传感器；以及寄存器，保存使用所述温度传感器获取的温度信息；且所述日志数据包含所述寄存器中保存的所述温度信息。8.根据权利要求1所述的半导体存储装置，其特征在于：所述日志数据还包含所述半导体存储装置的动作状态的信息，所述动作状态的信息包含以下信息中的至少一个：所述定序器所执行的读出动作的执行次数相关的信息、所述定序器所执行的抹除动作的执行次数相关的信息、及所述定序器所执行的动作中使用的条件相关的信息。9.一种半导体存储装置，其特征在于具有：存储单元阵列，包含多个区块，能够存储第1数据；定序器，控制基于写入动作的序列，所述写入动作是基于从存储器控制器接收的写入指令，将所述第1数据写入到所述存储单元阵列；以及列解码器，包含：感测放大器及数据锁存电路，所述感测放大器进行将所述第1数据写入到所述存储单元阵列时所需的动作，所述数据锁存电路存储所述第1数据；且所述多个区块中的至少一个区块具有：第1及第2选择晶体管、以及串联连接在所述第1及第2选择晶体管之间的多个非易失性存储单元；所述定序器控制如下的所述序列：接收所述写入指令、地址信号及所述第1数据，接收所述写入指令、所述地址信号及所述第1数据后，将就绪/忙碌信号从就绪变更为忙碌，将接收到的所述第1数据存储到所述数据锁存电路，将所述就绪/忙碌信号从所述就绪变更为所述忙碌后，使用所述感测放大器，将所述数据锁存电路中存储的所述第1数据写...

【专利技术属性】
技术研发人员：岩井信，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：