高速I/O接口输入电路制造技术

本发明专利技术提供一种高速I/O接口输入电路，包括：接口模块，2个共模电平输入接口通过2个输入电阻与2个差分信号输入接口对应连接，用于对4个接口进行配置连接以对差分信号进行处理并产生差分输入信号；高圧域模块，用于将差分输入信号在高圧域转换得到高压域电流信号，其中高圧域模块的输入共模电压V

【技术实现步骤摘要】
高速I/O接口输入电路


[0001]本专利技术涉及I/O接口电路，特别是涉及一种高速I/O接口输入电路。

技术介绍

[0002]输入输出电路是集成电路芯片的重要环节，尤其是涉及高速信号的输入输出电路，在现今的芯片产品中的使用日益普遍。工艺生产厂通常只提供标准的CMOS I/O接口输入输出电路，信号速率不超过100MHz，一个芯片产品如果需要高速输入输出电路时，设计者必须定制设计。
[0003]一个芯片产品如果需要高速I/O接口输入电路时，设计者必须针对某种电气规范来定制设计。基于历史原因，接口信号电气规范如CML(Current Mode Logic：电流模式逻辑)、LVDS(Low Voltage Differential Signaling：低压差分信号)、LVECL(Low Voltage Emitter Coupled Logic：低压发射极耦合逻辑)等在不同电子系统中被采用，由于不同电气规范接口信号的共模电平和摆幅不同，设计者在某款芯片上设计的高速输入电路很难在不同电气规范的新产品中再次使用。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种高速I/O接口输入电路，用于解决现有高速I/O接口输入电路无法兼容不同电气规范的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种高速I/O接口输入电路，所述高速I/O接口输入电路包括：接口模块、高圧域模块、低压域模块及输出驱动模块，
[0006]所述接口模块包括2个差分信号输入接口及2个共模电平输入接口，2个共模电平输入接口通过2个输入电阻与2个差分信号输入接口对应连接，用于对4个接口进行配置连接以对差分信号进行处理并产生差分输入信号；
[0007]所述高圧域模块接收所述差分输入信号，用于将所述差分输入信号在高圧域转换得到高压域电流信号，其中，所述高圧域模块的输入共模电压V
CM
满足V
CM
≥1.0V，输入差模电压V
ID
满足V
ID
≥100mV；
[0008]所述低压域模块接收所述高圧域电流信号，用于将所述高圧域电流信号在低压域转换得到低压域电压信号，并将所述低压域电压信号进行差分转单端后输出；
[0009]所述输出驱动模块接收单端信号，用于将所述单端信号进行驱动增强后输出。
[0010]可选地，所述接口模块还包括：4个静电防护单元，连接于4个接口处，用于滤除信号干扰。
[0011]可选地，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口短接并悬空，实现对所述差分信号进行直流耦合设置。
[0012]可选地，2个差分信号输入接口通过2个电容对应接入交流耦合的差分信号，2个共模电平输入接口短接并接入固定电平，实现对所述差分信号进行交流耦合设置；其中，所述固定电平的电压值大于等于1.0V。
[0013]可选地，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口接入不同的固定电平，实现对所述差分信号进行回滞电压设置；其中，同相端共模电平输入接口接入的固定电平大于反相端共模电平输入接口接入的固定电平，且二者的差值为设定回滞电压。
[0014]可选地，所述高压域模块采用全差分放大器实现。
[0015]可选地，所述高圧域模块采用折叠式共源共栅放大器实现。
[0016]可选地，所述高圧域模块包括：电流源、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管，
[0017]所述第一NMOS管和所述第二NMOS管的栅端接入所述差分输入信号，所述第一NMOS管和所述第二NMOS管的源端相连并通过所述电流源接地，所述第一NMOS管的漏端连接所述第一PMOS管的漏端，所述第二NMOS管的漏端连接所述第二PMOS管的漏端；
[0018]所述第一PMOS管和所述第二PMOS管的源端接入高圧域电源电压，所述第一PMOS管和所述第二PMOS管的栅端接入偏置电压，所述第一PMOS管的漏端连接所述第三PMOS管的源端，所述第二PMOS管的漏端连接所述第四PMOS管的源端；
[0019]所述第三PMOS管和所述第四PMOS管的栅端接入所述偏置电压，所述第三PMOS管和所述第四PMOS管的漏端作为所述高圧域模块的输出端；
[0020]其中，所述第一NMOS管和所述第二NMOS管的阈值电压小于0.5V，所述电流源的过驱动电压小于0.2V。
[0021]可选地，所述低压域模块采用电流镜将所述高圧域电流信号在低压域转换得到所述低压域电压信号。
[0022]可选地，所述低压域模块包括：第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第五PMOS管及第六PMOS管，
[0023]所述第三NMOS管和所述第四NMOS管的漏端对应接入所述高圧域电流信号，所述第三NMOS管和所述第四NMOS管的源端接地，所述第三NMOS管的栅端连接其漏端及所述第五NMOS管的栅端，所述第四NMOS管的栅端连接其漏端及所述第六NMOS管的栅端；
[0024]所述第五NMOS管和所述第六NMOS管的源端接地，所述第五NMOS管的漏端连接所述第五PMOS管的漏端，并作为所述低压域模块的输出端，所述第六NMOS管的漏端连接所述第六PMOS管的漏端；
[0025]所述第五PMOS管的源端及所述第六PMOS管的源端接入低压域电源电压，所述第五PMOS管的栅端连接所述第六PMOS管的栅端，所述第六PMOS管的栅端连接其漏端。
[0026]可选地，所述输出驱动模块采用宽长比逐级增大的反相器链实现。
[0027]可选地，所述输出驱动模块采用3级反相器链实现，其中，3级反相器链的宽长比采用等差方式实现逐级增大。
[0028]如上所述，本专利技术的高速I/O接口输入电路，通过接口模块、高圧域模块、低压域模块及输出驱动模块的设计，提出了一种最高可达1.5GHz的高速I/O接口输入电路，能够兼容CML、LVDS、LVECL这三种电气规范，提高了采用该高速I/O接口输入电路的芯片产品的适用性。
附图说明
[0029]图1显示为本专利技术所述高速I/O接口输入电路的示意图。
[0030]图2显示为本专利技术所述高速I/O接口输入电路对4个接口进行直流耦合配置的示意图。
[0031]图3显示为本专利技术所述高速I/O接口输入电路对4个接口进行交流耦合配置的示意图。
[0032]图4显示为本专利技术所述高速I/O接口输入电路对4个接口进行回滞电压配置的示意图。
[0033]图5显示为本专利技术所述高速I/O接口输入电路中高压域模块和低压域模块的示意图。
[0034]元件标号说明
[0035]10
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高速I/O接口输入电路
[0036]100
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【技术保护点】

【技术特征摘要】
1.一种高速I/O接口输入电路，其特征在于，所述高速I/O接口输入电路包括：接口模块、高圧域模块、低压域模块及输出驱动模块，所述接口模块包括2个差分信号输入接口及2个共模电平输入接口，2个共模电平输入接口通过2个输入电阻与2个差分信号输入接口对应连接，用于对4个接口进行配置连接以对差分信号进行处理并产生差分输入信号；所述高圧域模块接收所述差分输入信号，用于将所述差分输入信号在高圧域转换得到高压域电流信号，其中，所述高圧域模块的输入共模电压V
CM
满足V
CM
≥1.0V，输入差模电压V
ID
满足V
ID
≥100mV；所述低压域模块接收所述高圧域电流信号，用于将所述高圧域电流信号在低压域转换得到低压域电压信号，并将所述低压域电压信号进行差分转单端后输出；所述输出驱动模块接收单端信号，用于将所述单端信号进行驱动增强后输出。2.根据权利要求1所述的高速I/O接口输入电路，其特征在于，所述接口模块还包括：4个静电防护单元，连接于4个接口处，用于滤除信号干扰。3.根据权利要求1或2所述的高速I/O接口输入电路，其特征在于，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口短接并悬空，实现对所述差分信号进行直流耦合设置。4.根据权利要求1或2所述的高速I/O接口输入电路，其特征在于，2个差分信号输入接口通过2个电容对应接入交流耦合的差分信号，2个共模电平输入接口短接并接入固定电平，实现对所述差分信号进行交流耦合设置；其中，所述固定电平的电压值大于等于1.0V。5.根据权利要求1或2所述的高速I/O接口输入电路，其特征在于，2个差分信号输入接口接入直流耦合的差分信号，2个共模电平输入接口接入不同的固定电平，实现对所述差分信号进行回滞电压设置；其中，同相端共模电平输入接口接入的固定电平大于反相端共模电平输入接口接入的固定电平，且二者的差值为设定回滞电压。6.根据权利要求1或2所述的高速I/O接口输入电路，其特征在于，所述高压域模块采用全差分放大器实现。7.根据权利要求6所述的高速I/O接口输入电路，其特征在于，所述高圧域模块采用折叠式共源共栅放大器实现。8.根据权利要求7所述的高速I/O接口输入电路，其特征在于，所述高圧域模块包括：电流源、第一NMOS管、第二NM...

【专利技术属性】
技术研发人员：余斌，杨灿美，
申请(专利权)人：芯思原微电子有限公司，
类型：发明
国别省市：