【技术实现步骤摘要】
本专利技术涉及芯片时钟，具体涉及一种时钟相位对齐电路。
技术介绍
1、在芯片开发过程中，为了缩短芯片开发的周期，常常会需要使用到各种ip(intellectual property)核，比如cpu、gpu、dsp、dma、以及各类接口ip等，这些ip一般由ip供应商提供，以代码(软核)、网表(固核)、版图(硬核)等形式交付。
2、其中，硬核ip一般是经过验证后，只能用于特定制造工艺的设计版图，是已经硬化了的设计，上层无法修改。但是，上层在集成硬核ip时可能会遇到各种各样的问题，比如硬核ip接口时序难以收敛的问题。
3、如图8和图9所示，当时钟源位于硬核ip内部时(比如pll(phase-locked loop，锁相环))，ip接口交互电路就需要使用ip输出的时钟来驱动其与ip接口之间的电路。为了方便满足ip接口部分的时序要求，加速时序收敛，就要尽量减小ip内外时钟之间的延迟差异，即要保证时钟树1与时钟树2等长。但是，由于时钟树1无法修改，只能通过调整时钟树2的长度来减小ip内外时钟之间的延迟差异。当ip接口交互电路比较大(时钟树2比较长)、时钟频率比较快时，ip接口时序将难以收敛，一般只能通过手动调整时钟树2来尝试，既增加了工作量，也会影响芯片开发的进度。
4、为了解决硬核ip接口时序难以收敛的问题，降低ip集成难度，芯片设计者希望ip内部能有机制来帮助解决这一问题，这就要求ip设计者在ip开发过程中(电路硬化之前)就需要考虑这一问题。因此，对于ip设计者来说，就非常需要一种能够根据ip外部时
技术实现思路
1、(一)解决的技术问题
2、针对现有技术所存在的上述缺点，本专利技术提供了一种时钟相位对齐电路，能够有效克服现有技术所存在的ip接口时序难以快速收敛的缺陷。
3、(二)技术方案
4、为实现以上目的，本专利技术通过以下技术方案予以实现：
5、一种时钟相位对齐电路，包括同步器、时钟相位对齐装置、时钟延迟模块；
6、同步器，负责对锁相环pll产生的源时钟从ip接口交互电路绕回的时钟s2进行采样，并将其同步至内部的延迟时钟域后发送至时钟相位对齐装置进行处理；
7、时钟相位对齐装置，对同步器处理后的时钟s2与时钟延迟模块延迟后的时钟进行比对，并将延迟后的时钟的相位固定在预设目标相位上，同时向时钟延迟模块发送相应的延迟信号；
8、时钟延迟模块，根据时钟相位对齐装置发送的延迟信号对源时钟进行相应延迟，并将延迟后的时钟发送至时钟相位对齐装置和ip内部电路，以使得延迟后的时钟与源时钟输出给ip接口交互电路使用的时钟s1相位对齐。
9、优选地，所述时钟相位对齐装置包括第一时钟相位对齐模块，所述时钟延迟模块包括延迟链；
10、第一时钟相位对齐模块，对同步器处理后的时钟s2与延迟链产生的延迟时钟进行比对，并将延迟时钟的相位固定在预设目标相位上，同时向延迟链发送相应的延迟档位；
11、延迟链，根据第一时钟相位对齐模块提供的延迟档位对源时钟进行相应延迟，以产生延迟时钟，并将延迟时钟发送至第一时钟相位对齐模块和ip内部电路。
12、优选地，所述第一时钟相位对齐模块的工作过程，包括：
13、将延迟档位设置为最小值0，即选择延迟链的最小延迟档位；
14、监测同步器输出是否为0，如果不为0，则将延迟档位加1，然后再次监测同步器输出是否为0，以此类推，逐步增加延迟时钟的延迟，直至同步器输出0为止；
15、继续将延迟档位加1，然后监测同步器输出是否为1，如果不为1，则将延迟档位加1，然后再次监测同步器输出是否为1，以此类推，逐步增加延迟时钟的延迟，直至同步器输出1为止，此时便找到了时钟s2的上升沿，此时延迟时钟的上升沿和时钟s2的上升沿就会在设计需求允许的误差范围内对齐在同步器中的第一级d触发器处；
16、继续将延迟档位再增加预设值n，并维持延迟档位不变，将延迟时钟的相位与时钟s2的相位错开约n个延迟颗粒度。
17、优选地，所述延迟链的最大延迟大于2个源时钟周期加上同步器中第一级d触发器的建立/保持时间窗口；
18、所述延迟链的延迟颗粒度大于同步器中第一级d触发器的建立/保持时间窗口，并且小于源时钟高电平脉冲的宽度减去同步器中第一级d触发器的建立/保持时间窗口，在上述前提下，延迟颗粒度越小，最终的时钟相位对齐误差就越小；
19、所述延迟链保证一定的延迟线性度，即尽量保证各延迟单元之间的延迟相等，延迟线性度越好，最终的时钟相位对齐误差就越小。
20、优选地，所述源时钟输出给ip接口交互电路使用的时钟s1与源时钟从ip接口交互电路绕回的时钟s2等长。
21、优选地，该电路还包括第一分频模块和第二分频模块，所述时钟相位对齐装置包括第二时钟相位对齐模块，所述时钟延迟模块包括源时钟门控；
22、第一分频模块，用于对锁相环pll产生的源时钟进行分频，产生输出时钟；
23、第二分频模块，用于对锁相环pll产生的源时钟进行分频；
24、同步器，负责对输出时钟从ip接口交互电路绕回的时钟s4进行采样，并将其同步至内部的延迟时钟域后发送至第二时钟相位对齐模块进行处理；
25、第二时钟相位对齐模块，对同步器处理后的时钟s4与移相时钟进行比对，并将移相时钟的相位固定在预设目标相位上，同时向源时钟门控发送相应的移相脉冲；
26、源时钟门控，根据第二时钟相位对齐模块发送的移相脉冲对第二分频模块分频后的时钟进行相应延迟，以产生移相时钟，并将移相时钟发送至第二时钟相位对齐模块和ip内部电路，以使得移相时钟与输出时钟输出给ip接口交互电路使用的时钟s3相位对齐。
27、优选地，所述第二时钟相位对齐模块的工作过程，包括：
28、监测同步器输出是否为0，如果不为0，则产生一个移相脉冲，然后再次监测同步器输出是否为0，以此类推，逐步往后移动移相时钟的相位，直到同步器输出0为止；
29、继续产生一个移相脉冲，然后监测同步器输出是否为1，如果不为1，则产生一个移相脉冲，然后再次监测同步器输出是否为1，以此类推，逐步往后移动移相时钟的相位，直到同步器输出1为止，此时便找到了时钟s4的上升沿，此时移相时钟的上升沿和时钟s4的上升沿就会在设计需求允许的误差范围内对齐在同步器中的第一级d触发器处；
30、继续产生m个移相脉冲，m为预设值，将移相时钟的相位与时钟s4的相位错开约m个源时钟周期。
31、优选地，所述输出时钟输出给ip接口交互电路使用的时钟s3与输出时钟从ip接口交互电路绕回的时钟s4等长。
32、优选地，所述同步器由两级或两级以上的d触发器组成。
33、(三)有益效果
34、与现有技术相比，本专利技术所本文档来自技高网...
【技术保护点】
1.一种时钟相位对齐电路，其特征在于：包括同步器、时钟相位对齐装置、时钟延迟模块；
2.根据权利要求1所述的时钟相位对齐电路，其特征在于：所述时钟相位对齐装置包括第一时钟相位对齐模块，所述时钟延迟模块包括延迟链；
3.根据权利要求2所述的时钟相位对齐电路，其特征在于：所述第一时钟相位对齐模块的工作过程，包括：
4.根据权利要求3所述的时钟相位对齐电路，其特征在于：所述延迟链的最大延迟大于2个源时钟周期加上同步器中第一级D触发器的建立/保持时间窗口；
5.根据权利要求4所述的时钟相位对齐电路，其特征在于：所述源时钟输出给IP接口交互电路使用的时钟S1与源时钟从IP接口交互电路绕回的时钟S2等长。
6.根据权利要求1所述的时钟相位对齐电路，其特征在于：该电路还包括第一分频模块和第二分频模块，所述时钟相位对齐装置包括第二时钟相位对齐模块，所述时钟延迟模块包括源时钟门控；
7.根据权利要求6所述的时钟相位对齐电路，其特征在于：所述第二时钟相位对齐模块的工作过程，包括：
8.根据权利要求7所述的时钟相位对齐
9.根据权利要求4或7所述的时钟相位对齐电路，其特征在于：所述同步器由两级或两级以上的D触发器组成。
...【技术特征摘要】
1.一种时钟相位对齐电路，其特征在于：包括同步器、时钟相位对齐装置、时钟延迟模块；
2.根据权利要求1所述的时钟相位对齐电路，其特征在于：所述时钟相位对齐装置包括第一时钟相位对齐模块，所述时钟延迟模块包括延迟链；
3.根据权利要求2所述的时钟相位对齐电路，其特征在于：所述第一时钟相位对齐模块的工作过程，包括：
4.根据权利要求3所述的时钟相位对齐电路，其特征在于：所述延迟链的最大延迟大于2个源时钟周期加上同步器中第一级d触发器的建立/保持时间窗口；
5.根据权利要求4所述的时钟相位对齐电路，其特征在于：所述源时钟输出给ip接口交互电路使用的时钟s1与源时钟从...
【专利技术属性】
技术研发人员：王杰，
申请(专利权)人：芯思原微电子有限公司，
类型：发明
国别省市：
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