基于FPGA的多路TDC布局布线方法及系统技术方案

本发明专利技术提供了一种基于FPGA的多路TDC布局布线方法及系统，包括：电路结构规划步骤：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；电路布局规划步骤：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；电路布线规划步骤：使被测信号到每条链、每个采样标记触发器的时间具有同步性。本发明专利技术具有普适性。无需基于特定FPGA进行二次调整，适应所有综合、布局布线算法，适用于多路TDC电路，适配多种型号FPGA电路。适配多种型号FPGA电路。适配多种型号FPGA电路。

【技术实现步骤摘要】
基于FPGA的多路TDC布局布线方法及系统


[0001]本专利技术涉及TDC设计
，具体地，涉及一种基于FPGA的多路TDC布局布线方法及系统。

技术介绍

[0002]激光测距在无人驾驶等多个领域有着广泛应用，具有精度高，测量速度快的特点。激光测距通过接受回波信号并对时间间隔进行测量即可得到对应距离。在车载环境下，激光测距需要进行上百路测量以得到较为可靠的测距结果。
[0003]通过使用时间数字转换器(TDC)电路，能够实现高精度的测量。基于FPGA的数字TDC技术被广泛的应用，实现方式也多种多样。基于延迟线的TDC电路利用FPGA内部的加法器进位链等资源，构成基本的延迟单元，通过系统时钟控制的寄存器对进位链数据进行采样，利用温度码得到最终延迟测量结果。一方面，随着FPGA工艺的更替，先进工艺下的TDC电路性能受到更多因素影响。另一方面，多路TDC测量对FPGA资源和布局布线要求更高，如何在提升电路性能的同时，将逻辑在FPGA中进行映射以满足更低的资源利用率成为关键课题。
[0004]常规TDC电路，使用大量的校准电路对TDC测量结果进行人为校准，增加了电路复杂度的同时，校准模块也成为TDC电路的主要面积消耗。而传统TDC电路的布局布线方式通过EDA工具自动布局布线完成，由于EDA工具自动布局布线算法存在不确定性，这种方法难以适用于多次迭代的大规模TDC电路部署，使得电路难以在不依赖校准电路情况下取得好的测量性能。因此，如何结合布局布线，在不依赖于额外的校准电路情况下获得低资源、高性能的TDC电路成为主要问题。

技术实现思路

[0005]针对现有技术中的缺陷，本专利技术的目的是提供一种基于FPGA的多路TDC布局布线方法及系统。
[0006]根据本专利技术提供的一种基于FPGA的多路TDC布局布线方法，包括：
[0007]电路结构规划步骤：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；
[0008]电路布局规划步骤：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；
[0009]电路布线规划步骤：使被测信号到每条链、每个采样标记触发器的时间具有同步性。
[0010]优选的，所述电路结构规划步骤中的每条延迟链长度小于一个时钟域的可配置逻辑块的个数，所述延迟链的长度能够抵抗信号边界造成粗计量漏数的情况。
[0011]优选的，所述延迟链对应传播延迟大于对应时钟周期的平分值，满足t
delay line
＞T
cycle
/N+t
set up
+t
hold
+t
offset
，其中t
delay line
为延迟链最长传播延迟，T
cycle
为时钟周期，N为相
位数，t
offset
为延时偏移。
[0012]优选的，所述电路布局规划步骤中，每个时钟域内TDC通道数n满足：
[0013][0014]其中m为每个时钟域内时钟通道数，k为经验参数，k>1.4。
[0015]优选的，对于每一路TDC电路，采用布局调节布线延迟，通过在采样标记触发器前插入LUT调节采样延时，使被测信号在进入延迟链后再被采样寄存器采样。
[0016]优选的，所述电路布局规划步骤中，控制被测信号到进位链输入和标记触发器LUT延时相等，控制方法包括：
[0017]‑
根据时钟信号到达由近到远布局位置顺序，优先布局标记触发器；
[0018]‑
估算LUT延时，通过模型参数确定LUT与线延时关系，根据工艺不同，由近到远依次调节进位链起始位置，且满足：
[0019]t
sig2carry
＞t
sig2flag
[0020]t
sig2flag
+T
lut
*i＞t
sig2carry
[0021]其中，被测信号到进位链输入信号延时为t
sig2carry
,被测信号到标记触发器LUT延时为t
sig2flag
,LUT传播延时为T
lut
，i为经验参数，且i<1。
[0022]优选的，所述电路布线规划步骤中，单路TDC的多条链的延时相同，包括：时钟信号延时、被测信号到单个链进位链输入延时以及被测信号到各个单条链标记触发器LUT延时。
[0023]根据本专利技术提供的一种基于FPGA的多路TDC布局布线系统，包括
[0024]电路结构规划模块：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；
[0025]电路布局规划模块：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；
[0026]电路布线规划模块：使被测信号到每条链、每个采样标记触发器的时间具有同步性。
[0027]优选的，所述电路结构规划模块中的每条延迟链长度小于一个时钟域的可配置逻辑块的个数，所述延迟链的长度能够抵抗信号边界造成粗计量漏数的情况。
[0028]优选的，所述延迟链对应传播延迟大于对应时钟周期的平分值，满足t
delay line
＞T
cycle
/N+t
set up
+t
hold
+t
offset
，其中t
delay line
为延迟链最长传播延迟，T
cycle
为时钟周期，N为相位数，t
offset
为延时偏移。
[0029]与现有技术相比，本专利技术具有如下的有益效果：
[0030]1、具有普适性。无需基于特定FPGA进行二次调整，适应所有综合、布局布线算法，适用于多路TDC电路，适配多种型号FPGA电路；
[0031]2、资源消耗较低。得益于精巧的布局布线方法，电路在不使用校准情况下即可满足高精度要求，对于FPGA LUT使用率较低，同时不再使用片上存储资源；
[0032]3、适配先进工艺。支持多路TDC实现，适用于各种工艺FPGA，尤其适用于16nm、28nm先进工艺FPGA。
附图说明
[0033]通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显：
[0034]图1为本专利技术实施例中多相位TDC电路结构图；
[0035]图2为本专利技术实施例中多相位延时链时序图；
[0036]图3为本专利技术实施例中采样延时偏移时序图；
[0037]图4为本专利技术实施例中电路布局示意图。
具体实施方式
[0038]下面结合具体实施例对本专利技术进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的多路TDC布局布线方法，其特征在于，包括：电路结构规划步骤：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；电路布局规划步骤：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；电路布线规划步骤：使被测信号到每条链、每个采样标记触发器的时间具有同步性。2.根据权利要求1所述的基于FPGA的多路TDC布局布线方法，其特征在于：所述电路结构规划步骤中的每条延迟链长度小于一个时钟域的可配置逻辑块的个数，所述延迟链的长度能够抵抗信号边界造成粗计量漏数的情况。3.根据权利要求1所述的基于FPGA的多路TDC布局布线方法，其特征在于：所述延迟链对应传播延迟大于对应时钟周期的平分值，满足t
delay line
＞T
cycle
/N+t
set up
+t
hold
+t
offset
，其中t
delay line
为延迟链最长传播延迟，T
cycle
为时钟周期，N为相位数，t
offset
为延时偏移。4.根据权利要求1所述的基于FPGA的多路TDC布局布线方法，其特征在于：所述电路布局规划步骤中，每个时钟域内TDC通道数n满足：其中m为每个时钟域内时钟通道数，k为经验参数，k＞1.4。5.根据权利要求1所述的基于FPGA的多路TDC布局布线方法，其特征在于：对于每一路TDC电路，采用布局调节布线延迟，通过在采样标记触发器前插入LUT调节采样延时，使被测信号在进入延迟链后再被采样寄存器采样。6.根据权利要求1所述的基于FPGA的多路TDC布局布线方法，其特征在于：所述电路布局规划步骤中，控制被测信号到进位链输入和标记触发器LUT延时相等，控制方法包括：
‑
根据时钟信号到达由近到远布局位置顺序，优先布局标记触发器；
‑
估算LUT延时，通过模型参数确定LUT与线延时关系，根据工艺不同，由近到远依次...

【专利技术属性】
技术研发人员：王琴，蒋剑飞，闫娇玉，孔尧尧，景乃锋，绳伟光，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：