一种借由自动工具完成的模块化半定制FPGA芯片设计方法技术

本发明专利技术涉及一种借由自动工具完成的模块化半定制FPGA芯片设计方法，属于芯片设计技术领域。该方法执行如下步骤：1）完成芯片架构的描述文件；所述描述文件需包括工艺参数、资源块分布、时序约束信息及其他待定制化整体架构信息；2）解析架构文件生成格式化综合电路网表和时序约束文件；3）资源块库文件调用；4）定制单元添加；5）综合布局布线；6）生成版图。本发明专利技术基于FPGA内部资源的可扩展性，设计人员可根据特定的应用场景，自由的扩展或者裁剪FPGA内部资源，实现快速定制FPGA芯片，缩短芯片设计时间，在提高开发效率的同时，达到资源块的面积，功耗，性能最优。性能最优。性能最优。

【技术实现步骤摘要】
一种借由自动工具完成的模块化半定制FPGA芯片设计方法


[0001]本专利技术涉及一种借由自动工具完成的模块化半定制FPGA芯片设计方法，属于芯片设计


技术介绍

[0002]现场可编程门阵列（FPGA）芯片主要由可编程输入输出单元，可配置逻辑单元块，时钟管理模块，嵌入式RAM块，布线资源，以及内嵌专用硬核等资源构成。针对不同的应用场景FPGA芯片内部资源的种类和数量会有所不同。
[0003]在大规模数据处理应用需求的推动下，当前FPGA芯片在计算系统中发挥着越来越大的作用。为了针对特定领域应用所面临的前所未有的处理能力的挑战，可对FPGA芯片进行领域定制。然而，定制FPGA芯片的设计和开发是一个复杂过程，需要具备强大的专业知识人员，花费大量的时间进行手动的布局布线。另一方面，针对不同的应用场景，为了达到最优的系统性能和功耗，需要对FPGA芯片内部资源种类、数量和排布进行调整。因此需要一种新的设计方法，其能够根据需求，快速定制芯片架构并设计出FPGA芯片，以降低FPGA芯片设计难度，缩短设计时间。

技术实现思路

[0004]本专利技术要解决的技术问题是：如何快速进行芯片设计。
[0005]为了解决上述技术问题，本专利技术提出的技术方案是：一种借由自动工具完成的模块化半定制FPGA芯片设计方法，执行如下步骤：1）完成芯片架构的描述文件；所述描述文件需包括工艺参数、资源块分布、时序约束信息及其他待定制化整体架构信息；2）解析架构文件生成格式化综合电路网表和时序约束文件；3）资源块库文件调用；4）定制单元添加；5）综合布局布线；6）生成版图。
[0006]上述技术方案的改进是：所述资源块包括，可配置输入输出单元块：可配置输入输出单元块是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配；可配置逻辑单元块：可配置逻辑单元块是FPGA内的基本逻辑单元；时钟管理单元块：提供芯片内部时钟管理功能；嵌入式RAM单元块：嵌入式RAM单元块，为大容量的片内存储单元；可配置布线资源块：可配置布线资源块连通FPGA内部的所有单元。
[0007]本专利技术的有益效果是：基于FPGA内部资源的可扩展性，设计人员可根据特定的应用场景，自由的扩展或者裁剪FPGA内部资源，实现快速定制FPGA芯片，缩短芯片设计时间，
在提高开发效率的同时，达到资源块的面积，功耗，性能达到最优。
附图说明
[0008]图1是本专利技术实施例一的一种借由自动工具完成的模块化半定制FPGA芯片设计方法的流程示意图。
具体实施方式
[0009]实施例一如图1所示，一种借由自动工具完成的模块化半定制FPGA芯片设计方法，执行如下步骤：1）完成芯片架构的描述文件；所述描述文件需包括工艺参数、资源块分布、时序约束信息及其他待定制化整体架构信息；2）解析架构文件生成格式化综合电路网表和时序约束文件；3）资源块库文件调用；4）定制单元添加；5）综合布局布线；6）生成版图。
[0010]所述资源块包括：可配置输入输出单元块：可配置输入输出单元块是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配。
[0011]可配置逻辑单元块：可配置逻辑单元块是FPGA内的基本逻辑单元。可配置逻辑单元块由多输入查找表、多路开关选择器和触发器等组成。可配置逻辑单元是高度灵活的，可以对其进行配置以实现组合逻辑、时序逻辑或分布式RAM等功能。
[0012]时钟管理单元块：提供芯片内部时钟管理功能，包括时钟的分频、倍频、相移，降低抖动等功能。
[0013]嵌入式RAM单元块：嵌入式RAM单元块，为大容量的片内存储单元，其可被配置为单端口RAM、双端口RAM以及FIFO等常用存储结构。
[0014]可配置布线资源块：可配置布线资源块连通FPGA内部的所有单元，是所有单元之间信号传递的桥梁。连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。
[0015]所述的对架构文件解析，是指对架构描述文件做自动解析，以得到设计所需的基本电路单元类型、数量、位置分布以及单元间的连接关系。
[0016]进一步地，输出全芯片的可综合的电路网表文件和时序约束文件。
[0017]所述的定制化设计替换，是指对所述的基本电路单元块做定制化的开发，以达到对基本电路单元在面积，功耗，性能上的优化。
[0018]进一步地，采用定制化设计的基本电路单元替换标准单元库中的电路单元。
[0019]最后，使用自动工具完成后端流程，生成半定制化的FPGA版图文件，实现快速半定制FPGA芯片设计。
[0020]本专利技术不局限于上述实施例所述的具体技术方案，除上述实施例外，本专利技术还可以有其他实施方式。对于本领域的技术人员来说，凡在本专利技术的精神和原则之内，所作的任
何修改、等同替换、改进等形成的技术方案，均应包含在本专利技术的保护范围之内。
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【技术保护点】

【技术特征摘要】
1.一种借由自动工具完成的模块化半定制FPGA芯片设计方法，其特征在于执行如下步骤：1）完成芯片架构的描述文件；所述描述文件需包括工艺参数、资源块分布、时序约束信息及其他待定制化整体架构信息；2）解析架构文件生成格式化综合电路网表和时序约束文件；3）资源块库文件调用；4）定制单元添加；5）综合布局布线；6）生成版图。2.如权利要求1所述的借由自动工具完成的模块化半定制FPGA芯片设计方法...

【专利技术属性】
技术研发人员：赵飞，舒毅，杨海钢，贾一平，秋小强，
申请(专利权)人：北京中科胜芯科技有限公司，
类型：发明
国别省市：