可编程集成电路底层制造技术

提供了一种用于实现可编程器件的方法。该方法可以包括从可编程器件上的现有路由网络提取底层，然后将用户设计映射到所提取的底层。底层可以表示满足预定约束的快速路由布线的子集。底层可以由多个重复的相邻逻辑块组成，每个逻辑块实现某个数据路径缩减操作。以这种方式实现电路设计可以显著地改善电路性能，同时将编译时间缩减一半以上。同时将编译时间缩减一半以上。同时将编译时间缩减一半以上。

【技术实现步骤摘要】
可编程集成电路底层

技术介绍

[0001]这一般涉及集成电路，并且尤其涉及用于改进可编程集成电路的设计和速度的方式。
[0002]诸如可编程逻辑器件(PLD)的可编程集成电路包括可配置逻辑电路，该可配置逻辑电路具有查找表(LUT)和基于加法器的逻辑，该基于加法器的逻辑被设计成允许用户根据用户的特定需要定制电路。PLD还包括算术逻辑，诸如加法器、乘法器和点积电路。
[0003]可编程集成电路通常具有最大速度能力。例如，可编程逻辑器件提供有大量的流水线资源，其允许该器件具有1 GHz的最大操作速度。然而，实际上，典型的用户设计仅在300
‑
400 MHz下运行，因此从性能的观点来看，该器件基本上未被充分利用。
[0004]在此上下文中，出现了本文所述的实施例。
附图说明
[0005]图1是根据实施例的说明性可编程集成电路的图。
[0006]图2是根据实施例使用互连电路耦合在一起的可编程逻辑块的图。
[0007]图3是根据实施例的可以用于设计集成电路的说明性电路设计系统的图。
[0008]图4是根据实施例的可以在电路设计系统中使用的说明性计算机辅助设计(CAD)工具的图。
[0009]图5是根据实施例的用于设计集成电路的说明性步骤的流程图。
[0010]图6是根据实施例的用于识别底层并将电路设计映射到底层的说明性步骤的流程图。
[0011]图7是根据实施例的由2:1多路复用器组成的说明性路由底层的图。
[0012]图8是根据实施例的使用图7的底层的实际路由模式的图。
[0013]图9A
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9C是根据一些实施例的由加法器组成的说明性的路线底层的图。
[0014]图10是根据实施例的由功能块组成的说明性路由底层的图。
[0015]图11A
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11D是根据一些实施例的具有不同进入/外出模式的说明性2:1运算器的图。
[0016]图12是根据实施例的使用具有不同进入/外出模式的多个2:1运算器形成的说明性路由底层的图。
具体实施方式
[0017]本实施例涉及用于从可编程集成电路互连架构中提取或解析快速路由模式并将用户应用映射到所提取的快速路由模式的方法。所提取的路由模式(有时称为路由“底层”)可以根据目标逻辑利用率和速度而不同。可以跨可编程集成电路重复路由模式。
[0018]以这种方式使用底层设计定制逻辑电路可以显著地增加用户应用的速度，同时将编译时间缩减50%或更多。例如，在可编程逻辑器件具有1 GHz的最大操作速度的场景下，以这种方式设计的用户应用可以运行高达800
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900 MHz，这比现有设计快两倍以上。本领域技
术人员应当理解，可以在没有这些具体细节中的一些或全部的情况下实践本示例性实施例。在其它情况下，没有详细描述公知的操作，以免不必要地模糊了本专利技术。
[0019]考虑到前述内容，图1是可编程集成电路10的图。如图1所示，可编程逻辑器件10可以包括功能块的二维阵列，包括逻辑阵列块(LAB) 11和其它功能块，诸如随机存取存储器(RAM)块13和专用处理块，诸如部分或完全硬连线以执行一个或多个特定任务（诸如数学/算术运算）的数字信号处理(DSP)块12。
[0020]诸如LAB11的功能块可以包括接收输入信号并对输入信号执行定制功能以产生输出信号的较小可编程区(例如，逻辑元件、可配置逻辑块或自适应逻辑模块)。器件10还可以包括用于将LAB11与RAM块13和DSP块12互连的可编程路由结构。可编程逻辑和路由结构的组合有时被称为“软”逻辑，而DSP块有时被称为“硬”逻辑。器件10上的硬逻辑的类型不限于DSP块，并且可以包括其他类型的硬逻辑。加法器/减法器、乘法器、点积计算电路和可以或可以不形成为DSP块12的一部分的其它算术电路有时可以统称为“算术逻辑”。
[0021]可编程逻辑器件10可以包含用于配置软逻辑的可编程存储器元件。可以使用输入/输出元件(IOE)16用配置数据(也称为编程数据)加载存储器元件。一旦加载，存储器元件就提供对应静态控制信号，其控制一个或多个LAB11、可编程路由结构和可选地DSP12或RAM13的操作。在典型的场景下，加载的存储器元件的输出被施加到金属氧化物半导体晶体管(例如，传输晶体管)的栅极，以导通或关断某些晶体管，从而配置包括路由路径的功能块中的逻辑。可以以这种方式控制的可编程逻辑电路元件包括多路复用器(例如，用于在互连电路中形成路由路径的多路复用器)、查找表、逻辑阵列、AND（与）、OR（或）、NAND（与非）和NOR（或非）逻辑门、通过门等的部分。作为软逻辑的一部分的逻辑门和多路复用器、可配置状态机或在器件10上不具有单个专用目的任何通用逻辑组件可以被统称为“随机逻辑”。
[0022]存储器元件可以使用任何合适的易失性和/或非易失性存储器结构，诸如随机存取存储器(RAM)单元、熔丝、反熔丝、可编程只读存储器单元、掩模编程和激光编程结构、机械存储器设备(例如，包括本地机械谐振器)、机械操作的RAM(MORAM)、可编程金属化单元(PMC)、导电桥接RAM(CBRAM)、电阻存储器元件、这些结构的组合等。由于存储器元件在编程期间加载有配置数据，所以存储器元件有时称为配置存储器、配置RAM(CRAM)、配置存储器元件或可编程存储器元件。
[0023]此外，可编程逻辑器件10可以使用输入/输出元件(IOE)16来驱动信号从器件10断开并且从其它器件接收信号。输入/输出元件16可以包括并行输入/输出电路、串行数据收发器电路、差分接收器和发射器电路、或用于将一个集成电路连接到另一个集成电路的其他电路。如图所示，输入/输出元件16可以位于芯片的外围周围。如果需要，可编程逻辑器件可以具有以不同方式布置的输入/输出元件16。
[0024]PLD 10上的路由结构(有时称为可编程互连电路)可以垂直路由通道14(即，沿着PLD 10的垂直轴形成的互连)和水平路由通道15(即，沿着PLD 10的水平轴形成的互连)的形式提供，每个路由通道包括至少一个轨道以路由至少一个布线。如果需要，路由布线可以比路由通道的整个长度短。长度L的布线可以跨越L个功能块。例如，四线长布线可以跨越四个功能块。水平路由通道中的四线长布线可称为“H4”布线，而垂直路由通道中的四线长布线可称为“V4”布线。
[0025]此外，应当理解，实施例可以在任何集成电路中实现。如果需要，这种集成电路的
功能块可以布置在更多的层级或层中，其中多个功能块互连以形成更大的块。其它器件布置可以使用不以行和列布置的功能块。以这种方式布置的器件10有时被称为现场可编程门阵列(FPGA)。
[0026]图2是使用互连电路耦合在一起的可编程逻辑块的图。如图2所示，诸如逻辑块202的两个逻辑块可以使用水平(行式)路由通道R_long和R_short以及使用垂直(列式)路由通道C_long和C_short来互连。逻辑块202可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种使用设计工具在可编程器件上实现逻辑电路的方法，包括：从可编程器件上的路由网络提取底层，其中，所提取的底层包括路由网络中满足目标路由约束的路由布线的子集；以及将逻辑电路映射到所提取的底层。2.根据权利要求1所述的方法，其中，提取底层包括：访问数据库以获得关于路由网络的信息。3.根据权利要求2所述的方法，其中，提取底层还包括：接收目标路由约束，其中，所述目标路由约束包括从由以下各项组成的组中选择的约束：源坐标、定时要求、速度要求、路由资源类型、路由方向和串扰属性。4.根据权利要求1所述的方法，还包括：确定逻辑电路是否被完全映射到所提取的底层。5.根据权利要求4所述的方法，还包括：响应于确定逻辑电路不能被完全映射到所提取的底层，对逻辑电路的未映射部分执行附加布局和路由操作。6.根据权利要求1所述的方法，还包括：在可编程器件上的至少一个其它区上使用所提取的底层。7.根据权利要求1所述的方法，其中，所提取的底层包括多个相邻可编程逻辑块。8.根据权利要求1
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7中任一项所述的方法，其中，所提取的底层包括多个2:1数据路径缩减运算器。9.根据权利要求8所述的方法，其中，所述多个2:1数据路径缩减运算器包括多个2:1多路复用器。10.根据权利要求8所述的方法，其中，所述多个2:1数据路径缩减运算器包括多个加法器。11.根据权利要求8所述的方法，其中，所述多个2:1数据路径缩减运算器包括多个逻辑门。12.根据权利要求8所述的方法，其中，所述多个2:1数据路径缩减运算器具有不同的进入和外出模式。13.一种集成电路，包括：可编程路由网络；以及使用从可编程路由网络提取的底层实现的逻辑电路，其中，底层包括可编程路由网络内的满足目标路由约束的布线...

【专利技术属性】
技术研发人员：G，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：