屏蔽栅结构沟槽型功率半导体器件及其制备方法技术

本申请是关于一种屏蔽栅结构沟槽型功率半导体器件，包括：衬底区、漂移区、基体区、源区、沟槽区、源极、漏极以及P型注入区；漂移区与衬底区相接，以衬底区指向漂移区的方向为上方，基体区和源区依次设置在漂移区上方；沟槽区设置在基体区侧方，并分别与漂移区、基体区和源区相接；沟槽区下方与漂移区之间相接有P型注入区；沟槽区包括屏蔽栅、控制栅、绝缘层和金属栅极；控制栅和屏蔽栅由上至下依次设置在沟槽区内，且经绝缘层分隔；控制栅通过绝缘层分别与基体区和源区相接，屏蔽栅通过绝缘层与漂移区相接；源极设置在源区上方；漏极设置在衬底区下方；金属栅极设在控制栅上方。本申请提供的方案，能够提高器件的雪崩能力和击穿电压。压。压。

【技术实现步骤摘要】
屏蔽栅结构沟槽型功率半导体器件及其制备方法


[0001]本申请涉及半导体
，尤其涉及屏蔽栅结构沟槽型功率半导体器件及其制备方法。

技术介绍

[0002]屏蔽栅沟槽型场效应晶体管SGT已被广泛地应用于电源管理等重要的低压领域。这是因为SGT的沟道密度高，同时具备较好的电荷补偿效果。此外，其屏蔽栅结构因有效地隔离了金属栅极与漏极之间的耦合，从而显著地降低了传输电容。这使得SGT拥有更低的比导通电阻、更小的导通和开关损耗、更高的工作频率。
[0003]然而，限制多子导电的功率器件性能提升的一个重要因素在于击穿电压和比导通电阻之间的矛盾关系。其中，击穿电压的主要限制来源于耐压区中电场分布的不均匀性，在SGT中极为重要的限制是屏蔽栅拐角处的电场集中效应(E
‑
field crowding effect)。由于传统SGT其屏蔽栅结构所固有的多晶硅采用重掺杂，当器件处于正向阻断时必然会引起耐压区中电离施主电荷电通量过渡集中于该拐角处，从而引起了较大的峰值电场，导致击穿电压的降低，器件的雪崩能力较弱。

技术实现思路

[0004]为克服相关技术中存在的问题，本申请提供一种屏蔽栅结构沟槽型功率半导体器件及其制备方法，能够在功率半导体器件工作于雪崩状态时，延缓寄生晶体管的开启，提高器件的雪崩能力。
[0005]本申请第一方面提供一种屏蔽栅结构沟槽型功率半导体器件，包括：
[0006]衬底区1、漂移区2、基体区3、源区4、沟槽区5、源极6、漏极7以及P型注入区8；
[0007]所述漂移区2与所述衬底区1相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区3和所述源区4依次设置在所述漂移区2上方；所述沟槽区5设置在所述基体区3侧方，并分别与所述漂移区2、所述基体区3和所述源区4相接；所述沟槽区5下方与所述漂移区2之间相接有所述P型注入区8；所述沟槽区5包括屏蔽栅51、控制栅52、绝缘层53和金属栅极54；所述控制栅52和所述屏蔽栅51由上至下依次设置在所述沟槽区5内，且经所述绝缘层53分隔；所述控制栅52通过所述绝缘层53分别与所述基体区3和所述源区4相接，所述屏蔽栅51通过所述绝缘层53与所述漂移区2相接；
[0008]所述源极6设置在所述源区4上方；所述漏极7设置在所述衬底区1下方；所述金属栅极54设在所述控制栅52上方。
[0009]在一种实施方式中，所述P型注入区8的纵截面为L型，其L型直角处与所述沟槽区下方的拐角相贴合，使得所述沟槽区下方的拐角被所述P型注入区8包裹。
[0010]在一种实施方式中，以所述基体区3指向所述沟槽区5的方向为功率半导体器件的长度方向；
[0011]所述源区4包括：P型源区41和N型源区42；所述P型源区41和N型源区42沿所述长度
方向依次排列设置在所述基体区3上方。
[0012]在一种实施方式中，所述P型源区41和所述N型源区42的掺杂浓度均为重掺杂浓度。
[0013]在一种实施方式中，所述P型注入区8的掺杂浓度为中掺杂浓度或重掺杂浓度。
[0014]在一种实施方式中，所述屏蔽栅51的掺杂类型为P型掺杂。
[0015]在一种实施方式中，所述屏蔽栅51的掺杂类型的掺杂浓度为重掺杂浓度或中掺杂浓度。
[0016]在一种实施方式中，所述衬底区1的掺杂类型为N型掺杂，且所述衬底区1的掺杂浓度为重掺杂浓度；
[0017]所述漂移区2的掺杂类型为N型掺杂，且所述漂移区2的掺杂浓度为轻掺杂浓度；
[0018]所述基体区3的掺杂类型为P型掺杂，且所述基体区3的掺杂浓度为中掺杂浓度；
[0019]所述源区4的掺杂浓度为重掺杂浓度；所述控制栅52的掺杂浓度为重掺杂浓度且所述控制栅52的掺杂类型为P型掺杂。
[0020]本申请第二方面提供一种屏蔽栅结构沟槽型功率半导体器件的制备方法，用于制备如上任一项所述的屏蔽栅结构沟槽型功率半导体器件，包括：
[0021]以半导体材料制备衬底区；
[0022]在所述衬底区上外延形成漂移区；
[0023]在所述漂移区上以离子注入或扩散方式形成基体区；
[0024]在所述漂移区的一侧刻蚀沟槽；
[0025]在所述沟槽内依次沉积P型掺杂半导体材料、多晶硅、氧化物和多晶硅，形成P型注入区、屏蔽栅、绝缘层和控制栅；
[0026]在所述基体区上掺杂形成源区；
[0027]在源区上方形成源极；
[0028]在所述沟槽上方形成金属栅极；
[0029]在衬底区下方制作漏极。
[0030]在一种实施方式中，所述在所述基体区上掺杂形成源区，包括：
[0031]在所述基体区上，分别用P型掺杂半导体材料和N型掺杂半导体材料形成P型源区和N型源区，使得所述P型源区和所述N型源区相接。
[0032]本申请提供的技术方案可以包括以下有益效果：
[0033]本申请提供了一种屏蔽栅结构沟槽型功率半导体器件，其屏蔽栅底部设置了一个P型注入区，通过该P型注入区能够分流屏蔽栅中产生的空穴，从而分流屏蔽栅中因空穴产生的空穴电流，从而使得屏蔽栅中的电势接近于零，可视作接地，当功率半导体器件工作于雪崩状态时，漂移区处于正向阻断状态，漂移区充当反偏耐压区，而反偏耐压区中因碰撞电离产生的空穴电流可分流至屏蔽栅底面的P型注入区，有效地控制控制栅顶部金属栅极与漏极之间的电荷耦合，缓解了寄生三极管收集空穴的压力，延缓寄生晶体管的开启，使得功率半导体器件具有较强的雪崩能力；
[0034]另外，P型注入区的引入能够调节屏蔽栅拐角处的电场分布，从而使得有效地抑制了峰值电场，从而提高功率半导体器件的击穿电压。
[0035]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不
能限制本申请。
附图说明
[0036]通过结合附图对本申请示例性实施方式进行更详细的描述，本申请的上述以及其它目的、特征和优势将变得更加明显，其中，在本申请示例性实施方式中，相同的参考标号通常代表相同部件。
[0037]图1是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的结构示意图；
[0038]图2是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的另一结构示意图；
[0039]图3是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的制备方法的流程示意图；
[0040]图4是本申请实施例示出的屏蔽栅结构沟槽型功率半导体器件的制备方法的另一流程示意图。
具体实施方式
[0041]下面将参照附图更详细地描述本申请的优选实施方式。虽然附图中显示了本申请的优选实施方式，然而应该理解，可以以各种形式实现本申请而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本申请更加透彻和完整，并且能够将本申请的范围完整地传达给本领域的技术人员。
[0042]在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅结构沟槽型功率半导体器件，其特征在于，包括：衬底区(1)、漂移区(2)、基体区(3)、源区(4)、沟槽区(5)、源极(6)、漏极(7)以及P型注入区(8)；所述漂移区(2)与所述衬底区(1)相接，以所述衬底区指向所述漂移区的方向为上方，所述基体区(3)和所述源区(4)依次设置在所述漂移区(2)上方；所述沟槽区(5)设置在所述基体区(3)侧方，并分别与所述漂移区(2)、所述基体区(3)和所述源区(4)相接；所述沟槽区(5)下方与所述漂移区(2)之间相接有所述P型注入区(8)；所述沟槽区(5)包括屏蔽栅(51)、控制栅(52)、绝缘层(53)和金属栅极(54)；所述控制栅(52)和所述屏蔽栅(51)由上至下依次设置在所述沟槽区(5)内，且经所述绝缘层(53)分隔；所述控制栅(52)通过所述绝缘层(53)分别与所述基体区(3)和所述源区(4)相接，所述屏蔽栅(51)通过所述绝缘层(53)与所述漂移区(2)相接；所述源极(6)设置在所述源区(4)上方；所述漏极(7)设置在所述衬底区(1)下方；所述金属栅极(54)设在所述控制栅(52)上方。2.根据权利要求1所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，所述P型注入区(8)的纵截面为L型，其L型直角处与所述沟槽区下方的拐角相贴合，使得所述沟槽区下方的拐角被所述P型注入区包裹。3.根据权利要求1所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，以所述基体区指向所述沟槽区的方向为功率半导体器件的长度方向；所述源区(4)包括：P型源区(41)和N型源区(42)；所述P型源区(41)和N型源区(42)沿所述长度方向依次排列设置在所述基体区(3)上方。4.根据权利要求3所述的屏蔽栅结构沟槽型功率半导体器件，其特征在于，所述P型源区(41)和所述N型源区(42)的掺杂浓度均为重掺杂浓...

【专利技术属性】
技术研发人员：张子敏，王宇澄，虞国新，吴飞，钟军满，
申请(专利权)人：无锡先瞳半导体科技有限公司，
类型：发明
国别省市：