半导体器件及其制造方法技术

本公开涉及半导体器件及其制造方法。提供一种IGBT，能够在降低包括IGBT的半导体器件的泄漏电流的同时处理高速切换。根据一个实施例的半导体器件包括IGBT，该IGBT包括p型集电极层和位错抑制层，p型集电极层在硅衬底的背表面上，位错抑制层用于与p型集电极层中的硅形成异质结。位错抑制层包括硅锗(SiGe)层。位错抑制层包括硅锗(SiGe)层。位错抑制层包括硅锗(SiGe)层。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]2020年9月3日提交的日本专利申请号2020
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148586的公开内容，包括说明书、附图和摘要，通过整体引用并入本文。


[0003]本专利技术涉及一种半导体器件及其制造方法，更具体地涉及一种有效应用于具有IE(注入增强)型IGBT(绝缘栅双极晶体管)的半导体器件的技术及其制造方法。

技术介绍

[0004]下面列出了所公开的技术。
[0005][专利文献1]日本未审查专利申请公开号2017
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157733
[0006]IE型IGBT的如下结构示例是已知的，该结构包括条带图案沟槽栅极、p型浮置层以及n型空穴势垒层，该条带图案沟槽栅极被形成为在平面视图中包围n型发射极层和p型基极层，该p型浮置层被布置在沟槽栅极外部并且具有与沟槽栅极的侧表面接触的一端，该n型空穴势垒层被形成在p型基极层下方(例如参见专利文献1)。
[0007]专利文献1还公开了包括与p型浮置层的另一端接触的条带图案沟槽发射极的结构，其目的是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：硅衬底，所述硅衬底包括第一主表面和面对所述第一主表面的第二主表面；p型基极层，形成在所述第一主表面上；n型发射极层，形成在所述p型基极层中；p型集电极层，形成在所述第二主表面上；以及位错抑制层，形成在所述p型集电极层中并与所述硅衬底形成异质结。2.根据权利要求1所述的半导体器件，还包括：条带图案沟槽栅极，在所述第一主表面上被形成为使得所述条带图案彼此面对；n型空穴势垒层，在所述第一主表面上被形成为在所述p型基极层下方；条带图案沟槽发射极，在所述第一主表面上被形成为与所述条带图案沟槽栅极相距预定距离来布置并且使得所述条带图案彼此面对；p型浮置层，布置在所述沟槽栅极和所述沟槽发射极之间，所述p型浮置层具有与所述沟槽栅极的侧表面接触的一端，并且具有与所述沟槽发射极的侧表面接触的另一端；n型场截止层，在所述第二主表面上被形成为位于所述p型集电极层内部；以及n型漂移层，布置在所述n型场截止层和所述n型空穴势垒层之间，其中所述p型基极层形成在由所述条带图案沟槽栅极包围的区域中。3.根据权利要求1所述的半导体器件，其中所述位错抑制层包括硅锗层。4.根据权利要求3所述的半导体器件，其中在平面图中，所述硅锗层形成在整个硅衬底上。5.根据权利要求3所述的半导体器件，其中在平面图中，所述硅锗层选择性地形成在所述硅衬底上。6.根据权利要求5所述的半导体器件，其中所述硅锗层在平面图中具有条带图案。7.根据权利要求3所述的半导体器件，其中所述硅锗层包括在所述第一主表面的区域中的上表面、以及在所述第二主表面的区域中的下表面，并且所述上表面和所述下表面中的每个表面具有异质结。8.根据权利要求3所述的半导体器件，其中所述硅锗层包括在所述第一主表面的区域中的上表面、以及在所述第二主表面的区域中的下表面，并且所述上表面具有所述异质结，而所述下表面不具有所述异质结。9.根据权利要求1所述的半导体器件，其中所述位错抑制层包括第一位错抑制层和第二位错抑制层，在横截面图中，所述第一位错抑制层比所述第二位错抑制层更靠近所述第一主表面，并且在平面图中，所述第二位错抑制层形成在未形成所述第一位错抑制层的区域中。10.根据权利要求1所述的半导体器件，其中在平面图中，所述硅衬底包括单元形成区域和包围所述单元形成区域的外围区
域，在平面图中，所述位错抑制层形成在所述外围区域下方。11.根据权利要求10所述的半导体器件，其中所述位错抑制层包括含有碳、硅、氩、氟和氮中的任一者的晶格间距应变层。12.根据权利要求10所述的半导体器件，其中所述位错抑制层包括第一位错抑制层和第二位错抑制层，在横截面图中，所述第一位错抑制层比所述第二位错抑制层更靠近所述第一主表面，在平面图中，所述第一位错抑制层被布置在所述外围区域下方，并且在平面图中，所述第二位错抑制层被布置在所述单元形成区域下方。13.根据权利要求12所述的半导体器件，其中所述第一位错抑制层和所述第二位错抑制层中的每个包括硅锗层。14.根据权利要求12所述的半导体器件，其中所述第一位错抑制层包括含...

【专利技术属性】
技术研发人员：今井朋弘，中泽芳人，永久克己，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：