【技术实现步骤摘要】
半导体器件及其制作方法
[0001]本专利技术涉及半导体存储器件
，尤其涉及一种半导体器件及其制作方法。
技术介绍
[0002]随着半导体器件尺寸微缩，17nm的动态随机存取存储器(Dynamic Random Access Memory，DRAM)制程相当于19nm的DRAM而言，存储单元阵列区和周边电路区的晶体管的尺寸都越来越小，工艺复杂度越来越高，为了对半导体器件的制造工艺进行监控，以保证半导体器件的可靠性，通常的做法是在半导体器件中形成测试结构(testkey)，用于半导体器件的一些关键参数的测试和模拟，以保证半导体器件出厂的质量。
[0003]对半导体器件关键参数的测试包括半导体器件电阻的测试等。例如，通过进行位线接触电阻测试，可测试位线接触插塞与衬底之间的是否接触良好。但是，由于当前的位线接触电阻测试结构测试时，有源区之间存在浅沟槽隔离结构，所以当有源区中间的衬底中的浅沟槽隔离结构出现异常时，同样会导致BLC电阻异常高，因此无法准确反应出位线插塞与衬底之间的接触情况。
技术实现思路
[0004]本专利技术提供了一种半导体器件及其制作方法，以解决目前半导体器件中的测试结构无法准确反应接触情况的问题。
[0005]本专利技术实施例提供了一种半导体器件，包括：
[0006]半导体衬底，包括多个芯片区域以及用于分隔所述芯片区域的切割道；
[0007]其中，所述切割道内形成有测试结构，所述测试结构包括：
[0008]有源区，形成于半导体衬底内；和>[0009]连接结构，位于所述有源区的端部，通过所述连接结构将位于同一列上的多个所述有源区依次首尾连接。
[0010]所述测试结构用于位线接触电阻测试。
[0011]在其中一个实施例中，所述连接结构包括：
[0012]第一连接插塞，位于所述有源区的首部；
[0013]第二连接插塞，位于所述有源区的尾部；和
[0014]金属层，位于所述第一连接插塞和所述第二连接插塞上方，将所述第一连接插塞与所述第二连接插塞连接。
[0015]在其中一个实施例中，所述连接结构还包括金属阻挡层，所述金属阻挡层位于所述第一连接插塞与所述金属层之间以及所述第二连接插塞和所述金属层之间。
[0016]在其中一个实施例中，位于同一列上的多个所述有源区和多个所述连接结构共同构成“Z”字型测试结构。
[0017]在其中一个实施例中，在沿所述有源区延伸的方向上每相邻两个所述有源区连接。
[0018]在其中一个实施例中，所述测试结构为所述切割道内的多个测试结构之一。
[0019]在其中一个实施例中，所述芯片区域为半导体存储芯片。
[0020]基于同一专利技术构思，本专利技术实施例还提供了一种半导体器件的制作方法，包括：
[0021]提供半导体衬底；
[0022]在所述半导体衬底上形成多个芯片区域和切割道；其中，所述切割道内具有多个与所述芯片区域同步形成的有源区；
[0023]形成多个连接结构，其中所述连接结构位于所述有源区的端部，通过所述连接结构将位于同一列上的多个所述有源区依次首尾连接。
[0024]在其中一个实施例中，形成所述连接结构的步骤包括：
[0025]在所述有源区上方形成绝缘层；
[0026]形成贯穿所述绝缘层的第一连接插塞和第二连接插塞，其中所述第一连接插塞位于所述有源区的首部，所述第二连接插塞位于所述有源区的尾部；
[0027]形成金属层，所述金属层覆盖所述第一连接插塞和所述第二连接插塞，所述第一连接插塞与所述第二连接插塞通过所述金属层连接。
[0028]在其中一个实施例中，位于同一列上的多个所述有源区和多个所述连接结构共同构成“Z”字型测试结构。
[0029]综上，本专利技术实施例提供了一种半导体器件及其制作方法，其中所述半导体器件包括半导体衬底，所述半导体衬底包括多个芯片区域以及用于分隔所述芯片区域的切割道；其中，所述切割道内形成有测试结构，所述测试结构包括有源区和连接结构，所述有源区形成于半导体衬底内，所述连接结构位于所述有源区的端部，通过所述连接结构将位于同一列上的多个所述有源区依次首尾连接。本实施例中，所述半导体器件在切割道内设置有用于测试位线接触电阻的测试结构，通过位于所述有源区的端部的连接结构将位于同一列上的多个所述有源区依次首尾连接，进而得到位于同一列上的多个位线接触电阻与有源区的电阻之和，通过与采用其他测试方法获得的有源区阻值测试结果进行减法运算，可以准确得到位线接触孔阻值之和，解决了因浅沟槽隔离结构异常所导致的测量不准确问题，提高测试准确度，进而提高产品品质。
附图说明
[0030]图1为包括芯片区域和切割道的半导体器件的俯视图；
[0031]图2为本专利技术实施例提供的一种半导体器件的俯视图；
[0032]图3为示例性的半导体器件的有源区的排布示意图；
[0033]图4为沿图2中虚线L2处的半导体器件的剖面图；
[0034]图5为本专利技术实施例提供的一种半导体器件的制作方法流程图。
[0035]附图标号说明：
[0036]芯片区域-10，切割道-20，测试结构-200，有源区-210，连接结构-220，第一连接插塞-221，第二连接插塞-222，金属层-223，金属阻挡层224，绝缘层-230，填充层-240，浅沟槽隔离结构250，半导体衬底-30。
具体实施方式
[0037]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似改进，因此本专利技术不受下面公开的具体实施的限制。
[0038]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
[0039本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底，包括多个芯片区域以及用于分隔所述芯片区域的切割道；其中，所述切割道内形成有测试结构，所述测试结构包括：有源区，形成于半导体衬底内；和连接结构，位于所述有源区的端部，通过所述连接结构将位于同一列上的多个所述有源区依次首尾连接；所述测试结构用于位线接触电阻测试。2.如权利要求1所述的半导体器件，其特征在于，所述连接结构包括：第一连接插塞，位于所述有源区的首部；第二连接插塞，位于所述有源区的尾部；和金属层，位于所述第一连接插塞和所述第二连接插塞上方，将所述第一连接插塞与所述第二连接插塞连接。3.如权利要求2所述的半导体器件，其特征在于，所述连接结构还包括金属阻挡层，所述金属阻挡层位于所述第一连接插塞与所述金属层之间以及所述第二连接插塞和所述金属层之间。4.如权利要求1所述的半导体器件，其特征在于，位于同一列上的多个所述有源区和多个所述连接结构共同构成“Z”字型测试结构。5.如权利要求4所述的半导体器件，其特征在于，在沿所述有源区延伸的方向上每相邻两个所述有源区连接。6.如权利要求...
【专利技术属性】
技术研发人员：黄晨，蔡孟峯，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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