半导体器件的形成方法技术

本申请公开了一种半导体器件的形成方法，包括：形成刻蚀停止层，覆盖衬底、第一栅极结构、第一嵌入式外延层、第二栅极结构、第二嵌入式外延层和隔离层所暴露的表面，第二栅极结构高于第二栅极结构；在刻蚀停止层表面形成第一介电层；进行第一次刻蚀，使第一介电层的高度低于第二硬掩模层和第四硬掩模层的高度；形成平坦化停止层，平坦化停止层覆盖第一介电层和第二硬掩模层、第四硬掩模层所暴露的表面；去除第二区域的平坦化停止层，第二区域是形成第二栅极结构的区域；形成第二介电层，第二介电层覆盖第一介电层、平坦化停止层和刻蚀停止层；进行平坦化处理，直至平坦化停止层暴露；进行第二次刻蚀，直至第一硬掩模层和第二硬掩模层暴露。层暴露。层暴露。

【技术实现步骤摘要】
半导体器件的形成方法


[0001]本申请涉及半导体制造
，具体涉及一种半导体器件的形成方法。

技术介绍

[0002]在半导体制造工艺中，在28纳米(nm)工艺节点以下时，通常会在器件的源漏(source drain)区采用嵌入式外延层以改变沟道区的应力，从而提高载流子的迁移率。对于PMOS器件，嵌入式外延层通常采用硅锗(SiGe)外延层，对于NMOS器件，嵌入式外延层通常采用硅磷(SiP)外延层。通常，嵌入式外延层是在器件的栅极结构形成后，在栅极结构两侧的衬底中形成凹槽，通过外延工艺在凹槽中生长得到的。
[0003]参考图1，其示出了相关技术中提供的半导体器件的形成方法中，形成得到嵌入式外延层的剖面示意图。如图1所示，形成于衬底110中的浅槽隔离结构111隔离出了器件的有源区(active area，AA)，该有源区包括第一区域101和第二区域102，第一区域101和第二区域102中形成的器件的类型不同；第一区域101中形成有第一栅极结构(其包括第一栅极131、第一硬掩模层1411和第二硬掩模层1421)，第二区域102中形成有第二栅极结构(其包括第二栅极132、第三硬掩模层1412和第四硬掩模层1422)，第一栅极结构之间形成有第一嵌入式外延层1121，第二栅极结构之间形成有第二嵌入式外延层1122，第一栅极结构和第二栅极结构的两侧形成有隔离层150，第一栅极结构和第二栅极结构和衬底110之间形成有栅介电层120。
[0004]如图1所示，相关技术中提供的半导体器件的形成方法中，由于在形成第一嵌入式外延层1121和第二嵌入式外延层1122的过程中，凹槽刻蚀量不同，从而使得第一栅极结构和第二栅极结构的硬掩模层的高度产生差异(如图1所示，其高度差异为
△
h1)，进而在后续的工序中，该差异会影响器件的形貌，降低器件的可靠性。

技术实现思路

[0005]本申请提供了一种半导体器件的形成方法，可以解决相关技术中提供的半导体器件的形成方法在形成第一嵌入式外延层和第二嵌入式外延层后栅极结构的高度具有差异从而导致器件的可靠性较差的问题。
[0006]一方面，本申请实施例提供了一种半导体器件的形成方法，包括：
[0007]提供一衬底，所述衬底上所述半导体器件的有源区中形成有第一栅极结构和第二栅极结构，所述第一栅极结构从下而上依次包括第一栅极、第一硬掩模层和第二硬掩模层，所述第二栅极结构从下而上依次包括第二栅极、第三硬掩模层和第四硬掩模层，所述第一栅极结构之间形成有第一嵌入式外延层，所述第二栅极结构之间形成有第二嵌入式外延层，所述第一栅极和所述衬底之间形成有栅介电层，所述第二栅极和所述衬底之间形成有栅介电层，所述第一栅极结构和所述第二栅极结构的两侧形成有隔离层，所述第二栅极结构的高度高于所述第一栅极结构的高度；
[0008]形成刻蚀停止层，所述刻蚀停止层覆盖所述衬底、所述第一栅极结构、所述第一嵌
入式外延层、所述第二栅极结构、所述第二嵌入式外延层和所述隔离层所暴露的表面；
[0009]在所述刻蚀停止层表面形成第一介电层，所述第一介电层高于所述第二栅极结构且填充所述第一栅极结构和所述第二栅极结构周侧的间隙；
[0010]进行第一次刻蚀，使所述第一介电层的高度低于所述第二硬掩模层的高度和所述第四硬掩模层的高度；
[0011]形成平坦化停止层，所述平坦化停止层覆盖所述第一介电层和所述第二硬掩模层、所述第四硬掩模层所暴露的表面；
[0012]去除第二区域的平坦化停止层，所述第二区域是所述有源区中形成所述第二栅极结构的区域；
[0013]形成第二介电层，所述第二介电层覆盖所述第一介电层、所述平坦化停止层和所述刻蚀停止层；
[0014]进行平坦化处理，直至所述平坦化停止层暴露；
[0015]进行第二次刻蚀，直至所述第一硬掩模层和所述第二硬掩模层暴露。
[0016]可选的，所述去除第二区域的平坦化停止层，包括：
[0017]通过光刻工艺在除所述第二区域以外的其它区域覆盖光阻；
[0018]刻蚀去除所述第二区域的平坦化停止层；
[0019]去除所述光阻。
[0020]可选的，所述平坦化停止层包括氮化硅层，所述刻蚀停止层包括碳氮化硅层；
[0021]所述刻蚀去除所述第二区域的平坦化停止层，包括：
[0022]通过湿法刻蚀工艺去除所述第二区域的平坦化停止层。
[0023]可选的，所述第一介电层包括二氧化硅层。
[0024]可选的，所述第二介电层包括二氧化硅层。
[0025]可选的，所述第一嵌入式外延层包括硅锗外延层。
[0026]可选的，所述第二嵌入式外延层包括硅磷外延层。
[0027]可选的，所述第一硬掩模层和所述第三硬掩模层包括氮化硅层。
[0028]可选的，所述第二硬掩模层和所述第四硬掩模层包括二氧化硅层。
[0029]可选的，所述隔离层包括碳氮氧化硅层。
[0030]本申请技术方案，至少包括如下优点：
[0031]在半导体器件的制作过程中，在形成第一嵌入式外延层和第二嵌入式外延层后，衬底上的第一栅极结构和第二栅极结构存在高度差异，依次通过沉积刻蚀停止层，填充第一介电层后，通过刻蚀使第一介电层的高度降低至栅极结构以下，形成平坦化停止层，通过去除第二栅极结构所在的第二区域的平坦化停止层，减小了第一栅极结构和第二栅极结构的高度差异，从而优化了器件的形貌，进而提高了器件的可靠性。
附图说明
[0032]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1是通过相关技术中提供的半导体器件的形成方法形成得到嵌入式外延层的剖面示意图；
[0034]图2是本申请一个示例性实施例提供的半导体器件的形成方法的流程图；
[0035]图3至图13是本申请一个示例性实施例提供的半导体器件的形成过程示意图。
具体实施方式
[0036]下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
[0037]在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供一衬底，所述衬底上所述半导体器件的有源区中形成有第一栅极结构和第二栅极结构，所述第一栅极结构从下而上依次包括第一栅极、第一硬掩模层和第二硬掩模层，所述第二栅极结构从下而上依次包括第二栅极、第三硬掩模层和第四硬掩模层，所述第一栅极结构之间形成有第一嵌入式外延层，所述第二栅极结构之间形成有第二嵌入式外延层，所述第一栅极和所述衬底之间形成有栅介电层，所述第二栅极和所述衬底之间形成有栅介电层，所述第一栅极结构和所述第二栅极结构的两侧形成有隔离层，所述第二栅极结构的高度高于所述第一栅极结构的高度；形成刻蚀停止层，所述刻蚀停止层覆盖所述衬底、所述第一栅极结构、所述第一嵌入式外延层、所述第二栅极结构、所述第二嵌入式外延层和所述隔离层所暴露的表面；在所述刻蚀停止层表面形成第一介电层，所述第一介电层高于所述第二栅极结构且填充所述第一栅极结构和所述第二栅极结构周侧的间隙；进行第一次刻蚀，使所述第一介电层的高度低于所述第二硬掩模层的高度和所述第四硬掩模层的高度；形成平坦化停止层，所述平坦化停止层覆盖所述第一介电层和所述第二硬掩模层、所述第四硬掩模层所暴露的表面；去除第二区域的平坦化停止层，所述第二区域是所述有源区中形成所述第二栅极结构的区域；形成第二介电层，所述第二介电层覆...

【专利技术属性】
技术研发人员：邱岩栈，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：