本发明专利技术提供信息处理装置以及计算机可读介质。信息处理装置具有与可编程逻辑电路连接的处理器，所述处理器在初始化时，将所述可编程逻辑电路的第1区域重构为存储数据的第1存储器，将所述可编程逻辑电路的与所述第1区域不同的第2区域重构为使用所述第1存储器的第1运算电路，在将被重构为所述第1运算电路的所述第2区域重构为与该第1运算电路不同的第2运算电路的情况下，将所述第1存储器使用于该第2运算电路。运算电路。运算电路。
【技术实现步骤摘要】
信息处理装置以及计算机可读介质
[0001]本公开涉及信息处理装置以及计算机可读介质。
技术介绍
[0002]日本特开2007
‑
157075号公报公开了信息存储装置，所述信息存储装置若在存储器单元内检测到不良，则以将与该存储器单元连接的所有选择线跟与救济用存储器单元相连的控制信号线连接的方式进行重构。
[0003]并且，日本特开2006
‑
18452号公报公开了半导体装置，所述半导体装置根据从控制自身状态的控制电路供给的结构信息，动态地变更存储器相对于存储器端口的分配来重构存储器区域。
[0004]并且，日本特开2007
‑
323164号公报公开了无需将复位时工作的存储器的初始化电路设置为专用电路的可重配置的集成电路装置。
技术实现思路
[0005]由于FPGA(field
‑
programmable gate array)等可编程逻辑电路的重构所需的时间越拖延，则处理越延迟，因此希望待重构区域的尺寸尽可能小。
[0006]本公开的目的在于，与在可编程逻辑电路中对实现功能的模块进行重构时该模块中所使用的所有存储器也进行重构的情况相比，缩短重构所需的时间。
[0007]根据本公开的第1方案，提供一种信息处理装置，其具有与可编程逻辑电路连接的处理器，所述处理器在初始化时，将所述可编程逻辑电路的第1区域重构为存储数据的第1存储器，所述处理器将所述可编程逻辑电路的与所述第1区域不同的第2区域重构为使用所述第1存储器的第1运算电路，所述处理器在将被重构为所述第1运算电路的所述第2区域重构为与该第1运算电路不同的第2运算电路的情况下，将所述第1存储器使用于该第2运算电路。
[0008]根据本公开的第2方案，所述处理器除了所述可编程逻辑电路的所述初始化时之外，不重构所述第1区域。
[0009]根据本公开的第3方案，所述处理器在将所述第2区域重构为所述第1运算电路时，在该第1运算电路所使用的所述第1存储器的存储容量不足的情况下，将所述可编程逻辑电路的第3区域重构为补充该存储容量的第2存储器。
[0010]根据本公开的第4方案，所述处理器在将所述第2区域重构为所述第1运算电路时，将所述可编程逻辑电路的第4区域重构为控制该第1运算电路对所述第1存储器的访问的控制电路。
[0011]根据本公开的第5方案，所述处理器在将所述第2区域重构为所述第1运算电路时，在该第1运算电路所使用的所述第1存储器的存储容量不足的情况下，将所述可编程逻辑电路的第3区域重构为补充该存储容量的第2存储器，所述处理器将所述可编程逻辑电路的第4区域重构为分别控制所述第1运算电路对所述第1存储器以及所述第2存储器的访问的控
制电路。
[0012]根据本公开的第6方案，所述第4区域与所述第1区域之间的距离比所述第2区域与所述第1区域之间的距离小。
[0013]根据本公开的第7方案，所述第4区域与所述第1区域相邻。
[0014]根据本公开的第8方案，所述可编程逻辑电路具有排列成格子状的多个逻辑块，所述第2区域是矩形。
[0015]根据本公开的第9方案，所述第1区域统一成规定的宽度。
[0016]根据本公开的第10方案，提供一种计算机可读介质，其存储有使计算机执行处理的程序，所述处理具有如下步骤：使具有与可编程逻辑电路连接的处理器的计算机在初始化时将所述可编程逻辑电路的第1区域重构为存储数据的第1存储器的步骤；以及使具有与可编程逻辑电路连接的处理器的计算机将所述可编程逻辑电路的与所述第1区域不同的第2区域重构为使用所述第1存储器的第1运算电路的步骤，在将被重构为所述第1运算电路的所述第2区域重构为与该第1运算电路不同的第2运算电路的情况下，以将所述第1存储器使用于该第2运算电路的方式控制所述计算机。
[0017](效果)
[0018]根据所述第1或第10方案，与在可编程逻辑电路中对实现功能的模块进行重构时该模块中所使用的所有存储器也进行重构的情况相比，能够缩短重构所需的时间。
[0019]根据所述第2方案，除了初始化时之外，不需要用于重构第1区域的时间。
[0020]根据所述第3方案，即使在将第2区域重构为第1运算电路时第1存储器的存储容量不足，也能够使第1运算电路进行运算。
[0021]根据所述第4方案，与将控制对第1存储器的访问的控制电路内置于第1运算电路的情况相比，提高访问第1存储器的效率。
[0022]根据所述第5方案，与通过不同的控制电路控制对第1存储器以及第2存储器的访问的情况相比，提高该访问的效率。
[0023]根据所述第6方案，与将第4区域与第1区域之间的距离设成第2区域与第1区域之间的距离以上的配置的情况相比，提高配线效率。
[0024]根据所述第7方案，与将第4区域设成不与第1区域相邻的配置的情况相比，提高配线效率。
[0025]根据所述第8方案，与在具有排列成格子状的多个逻辑块的可编程逻辑电路中对非矩形的第2区域进行重构的情况相比，提高重构的效率。
[0026]根据所述第9方案，能够通过统一的接口访问第1存储器。
附图说明
[0027]图1是示出信息处理装置1的结构的例的图。
[0028]图2是示出本实施方式中的可编程逻辑电路16的结构的例的图。
[0029]图3是示出信息处理装置1的功能结构的例的图。
[0030]图4是示出信息处理装置1的指示接受动作的流程的例的流程图。
[0031]图5是示出信息处理装置1的运算处理动作的流程的例的流程图。
[0032]图6是用于说明可编程逻辑电路16的重构状态的图。
[0033]图7是示出不具有专用存储器的运算电路的例的图。
[0034]图8是示出具有专用存储器的运算电路的例的图。
[0035]图9是示出第1存储器Ms、第1运算电路F1以及控制电路A1的配置例的图。
[0036]图10是示出以往可编程逻辑电路的例的图。
具体实施方式
[0037]＜实施方式＞
[0038]＜信息处理装置的结构＞
[0039]图1是示出信息处理装置1的结构的例的图。图1所示的信息处理装置1具有处理器11、存储器12、接口13、操作部14、显示部15、可编程逻辑电路16、图像读取部17以及图像形成部18。这些结构通过总线19连接成能够相互通信。
[0040]总线19包括：将处理器11与未图示的芯片组连接的主总线；以及将该芯片组中所包含的未图示的存储器控制器与存储器12进行连接的存储器总线。并且，总线19包括：将处理器11与可编程逻辑电路16等进行连接的PCI(Peripheral Component Interconnect)总线；以及将该PCI总线与上述主总线进行连接的主总线/PCI总线桥。并且，总线19也可以包括图像读取部17或图像形成部18所利用的用于交换图像本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种信息处理装置，其具有与可编程逻辑电路连接的处理器，所述处理器在初始化时，将所述可编程逻辑电路的第1区域重构为存储数据的第1存储器，所述处理器将所述可编程逻辑电路的与所述第1区域不同的第2区域重构为使用所述第1存储器的第1运算电路，所述处理器在将被重构为所述第1运算电路的所述第2区域重构为与该第1运算电路不同的第2运算电路的情况下，将所述第1存储器使用于该第2运算电路。2.根据权利要求1所述的信息处理装置，其中，所述处理器除了所述可编程逻辑电路的所述初始化时之外，不重构所述第1区域。3.根据权利要求1或2所述的信息处理装置，其中，所述处理器在将所述第2区域重构为所述第1运算电路时，在该第1运算电路所使用的所述第1存储器的存储容量不足的情况下，将所述可编程逻辑电路的第3区域重构为补充该存储容量的第2存储器。4.根据权利要求1至3中任意一项所述的信息处理装置，其中，所述处理器在将所述第2区域重构为所述第1运算电路时，将所述可编程逻辑电路的第4区域重构为控制该第1运算电路对所述第1存储器的访问的控制电路。5.根据权利要求1或2所述的信息处理装置，其中，所述处理器在将所述第2区域重构为所述第1运算电路时，在该第1运算电路所使用的所述第1存储器的存储容量不足的情况下，将所述...
【专利技术属性】
技术研发人员：石渡雅广，
申请(专利权)人：富士胶片商业创新有限公司，
类型：发明
国别省市：
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