一种高速数据采集时钟的同步方案制造技术

本发明专利技术公开了一种高速数据采集时钟的同步方案，该方案利用JESD204B协议的确定性延迟特性，在保证单板多通道间下行数据的相互延迟不超过一个多帧时钟周期下，通过对其关键控制信号进行设计和处理，实现单板多通道间数据的同步。利用外部高精度PPS脉冲实现跨板多通道间数据的同步。本发明专利技术应用在数字相控阵雷达下行数据接收和处理中，解决了数字相控阵雷达下行数据因采集带来的相位不一致性问题，具有很高的精确度、通用性以及广泛的适用性。通用性以及广泛的适用性。通用性以及广泛的适用性。

【技术实现步骤摘要】
一种高速数据采集时钟的同步方案


[0001]本专利技术涉及高速数据通信接口采集领域，特别是一种基于JESD204B协议的数字相控阵雷达下行数据的采集系统。

技术介绍

[0002]在数字相控阵雷达体制中，多通道数据同步采集传输是信号采集系统要解决的关键问题，特设计一种高速数据采集时钟的同步方案，利用JESD204B标准子类1的多通道同步原理，通过使用sysref信号实现确定性时延，有效的解决了数字收/发技术中的多通道同步传输问题，使得不同时间到达的数据通过缓存区后都具有固定的延时，达到了数据同步传输的目的。
[0003]所述方案适应了数字化阵列雷达对宽带数字收发组件的技术需求，为雷达探测波束扫描性能提供了很好的技术保障。

技术实现思路

[0004]本专利技术的目的在于提供一种高速数据采集时钟的同步方案，本专利技术可实现单板N个高速数据采集通道对齐及跨板N个高速数据采集通道同步的功能，适用于基于JESD204B标准子类1的多通道同步处理；
[0005]实现本专利技术目的的技术解决方案为：一种高速数据采集时钟的同步方案本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速数据采集时钟的同步方案，其特征是：该方案支持JESD204B协议的模数转换器和支持JESD204B协议的FPGA软核相结合的设计。所述方案为一种基于JESD204B子类1多通道数据采集传输的实施方案，所述设计的硬件架构以8片高速模数转换芯片AD转换器、1片Xilinx厂商的FPGA逻辑设备和TI公司的时钟管理模块组成。首先，配置时钟模块的参考时钟频率和秒脉冲信号，将其输入至时钟管理模块；其次，对所述的时钟管理模块进行配置，实现JESD204B系统的级联双环抖动清除器，为输出频率提供了最低的抖动性能；再次，所述的时钟模块输出转换器和逻辑设备的采样频率和参考时钟；最后，转换器和逻辑设备同时等待参考时钟的到来，并完成各自本地多帧时钟的初始化和建立，使其与参考时钟的相位对齐，实现各个通道的数据同步。2.根据权利要求1所述的一种高速数据采集时钟的同步方案，其特征是：板卡将完成32路AD转换器采样信号的同步及跨板32路AD转换器采样信号的同步，AD转换器将接收到的采样数据通过JESD204B子类1接口发送到逻辑设备FPGA进行同步处理，待观察到数据通过逻辑设备FPGAJESD204B子类1接口发送同步信号SYNC至AD转换器，完成AD发送通道和逻辑设备FPGA接收通道的代码组同步要求，最后利用示波器观察SMA高频接口所接收到的数据流。3.根据权利要求1所述的一种高速数据采集时钟的同步方案，其特征是：所述的链路配置采用8B/10B编码方式，用于在每个字节中额外加入2bit以保持高速串行通路的直流均衡(使发送的“0”、“1”数量保持一致)，有利于减少传输错误；其次，在编码过程中可以插入一些控制字符以帮助接收端对串行数据的还原，有利于在传输前...

【专利技术属性】
技术研发人员：杨勇，霍攀，李洪涛，
申请(专利权)人：南京理工大学，
类型：发明
国别省市：