一种高速数据采集时钟的同步方案制造技术

本发明专利技术公开了一种高速数据采集时钟的同步方案，该方案利用JESD204B协议的确定性延迟特性，在保证单板多通道间下行数据的相互延迟不超过一个多帧时钟周期下，通过对其关键控制信号进行设计和处理，实现单板多通道间数据的同步。利用外部高精度PPS脉冲实现跨板多通道间数据的同步。本发明专利技术应用在数字相控阵雷达下行数据接收和处理中，解决了数字相控阵雷达下行数据因采集带来的相位不一致性问题，具有很高的精确度、通用性以及广泛的适用性。通用性以及广泛的适用性。通用性以及广泛的适用性。

【技术实现步骤摘要】
一种高速数据采集时钟的同步方案


[0001]本专利技术涉及高速数据通信接口采集领域，特别是一种基于JESD204B协议的数字相控阵雷达下行数据的采集系统。

技术介绍

[0002]在数字相控阵雷达体制中，多通道数据同步采集传输是信号采集系统要解决的关键问题，特设计一种高速数据采集时钟的同步方案，利用JESD204B标准子类1的多通道同步原理，通过使用sysref信号实现确定性时延，有效的解决了数字收/发技术中的多通道同步传输问题，使得不同时间到达的数据通过缓存区后都具有固定的延时，达到了数据同步传输的目的。
[0003]所述方案适应了数字化阵列雷达对宽带数字收发组件的技术需求，为雷达探测波束扫描性能提供了很好的技术保障。

技术实现思路

[0004]本专利技术的目的在于提供一种高速数据采集时钟的同步方案，本专利技术可实现单板N个高速数据采集通道对齐及跨板N个高速数据采集通道同步的功能，适用于基于JESD204B标准子类1的多通道同步处理；
[0005]实现本专利技术目的的技术解决方案为：一种高速数据采集时钟的同步方案；所述方案由两部分组成：
[0006]第一部分单板多通道高速数据同步采集；
[0007]单板多通道同步处理是利用JESD204B子类1方式，使用SYSREF信号实现确定性时延；所述方案设计中的AD转换器是一款支持JESD204B协议的ADC器件，支持上面所述的子类1方式。AD转换器和支持JESD204B协议的FPGA通过高速串行接口连接可以方便地实现TR组件的下行模拟信号数字化设计。AD转换器串行差分输出接口与xilinx公司FPGA的GTH模块无缝相连，极大的简化了PCB电路设计与硬件逻辑设计。
[0008]整个方案中，采用子类1方式，同步过程分是三个阶段完成，代码组同步(CGS)、初始化通道对齐序列(ILAS)、数据传输(DATA)；(1)代码组同步阶段：接收器件通过拉低SYNC信号发生同步需求到发送器件，发送器件接收到同步需求后再下一时刻发送K字符，当接收器件接收到至少四个连续且无误的K字符以后，表明传输链路正常，代码组同步阶段完成；(2)初始化通道对齐：发送器件和接收器件同时等待系统参考时钟SYSREF，发送器件检测到SYSREF后重新初始化LMFC，使其与SYSREF相位同步；接收器件检测到SYSREF后将重新建立LMFC时钟信号，使其与SYSREF相位同步，并置位SYNC信号，发送器件检测到SYNC信号后，会在下一个LMFC到来之后发送ILAS；(3)数据传输：接收器件收到ILAS后将每路ILAS分别进行缓存，待接收器件下一个(或多个)LMFC上升沿将所有通道数据同时读出，这样使得不同时间到达的数据通过缓存区后都具有固定的延时，从而达到数据同步传输的目的。
[0009]第二部分跨板多通道高速数据同步采集：
[0010]跨板多通道数据采样信号的同步是利用外部信号源产生的高精度PPS脉冲，利用所述的PPS秒脉冲使得EPLD同步配置，时钟模块的PLL工作在0延时模式，同时，采样SYSREF作为反馈支路，实现跨板AD转换器的同步。秒脉冲SYSREF配置为四个脉冲，FPGA在检测到第三个SYSREF上升沿后，同步FPGA内部的LMFC，若再次检测SYSREF发现其与内部LMFC不一致，即不同步时，清空FIFO，重新检测ILAS后将数据存入FIFO，在检测到各AD各通道均非空后一起读出。同步阶段与所述单板的多通道高速数据流同步处理一致。
[0011]本专利技术与现有技术相比，其显著优点：(1)数据处理中心的每个接口可以支持一个数据通道的传输，同时支持多个AD同时进行数据传输，应用灵活；(2)本专利技术内采用的特殊码字均为K码，可避免用户数据对链路状态的影响；(3)本专利技术中的通道同步将采用JESD204B特有的确定性时延进行同步，实现各片AD以sysref上升沿为起点进行的数据采样，不需要外部激励实现外设和FPGA的同步，有效简化设计、降低开发成本。
附图说明
[0012]图1是本专利技术提供的一种高速数据采集的时钟同步方案的总体结构图
[0013]图2是跨板采样板框图。
[0014]图3是采样时钟和参考时钟产生框图。
[0015]图4是单板通道数据同步框图。
具体实施方式
[0016]为了使本专利技术的目的、技术方案及优点更加清楚明确，以下参照附图对本专利技术进一步详细说明。
[0017]本专利技术实现了一种高速数据采集时钟的同步方案，所述方案主要是针对基于JESD204B子类1的器件实现的方案，所述方案利用外部高精度的pps秒脉冲实现跨板同步，所述方案的设计由时钟源和两个板卡组成，每个板卡由时钟模块、ad转换器模块、逻辑处理模块和电源模块组成。两个板卡通过秒脉冲实现每隔一秒进行板间同步，实现了多通道高速数据采集的同步，具有很强的应用性，所述设计的方案如图2所示。
[0018]本系统要保证多片ADC能同步采集数据，并充分保证通道间相位对齐，首先应保证各路ADC的时钟线以及信号线SYSREF等长，在系统设计中采用了时钟分配芯片产生9路时钟信号分别与8片ADC和FPGA中的GTH的参考时钟相连。SYSREF信号是多片ADC同步采样的关键控制信号，所述方案统一由时钟模块产生低抖动信号，对方案中的时序控制将变得更加灵活，所述时钟模块如图3所示。
[0019]本系统的单板通道同步处理JESD204B的Class1方式同步过程可以简要叙(如图4所示)。当FPGA(RX Device)通过拉低AD转换器(TX Device)的SYNC信号来使ADC进入CGS阶段，请求同步，此时ADC会给FPGA发送控制(K28.5)字符。当FPGA接收到至少4个K字符时就预示着链路是没问题的。此时FPGA和ADC一直等待SYS REF信号的到来。
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【技术保护点】

【技术特征摘要】
1.一种高速数据采集时钟的同步方案，其特征是：该方案支持JESD204B协议的模数转换器和支持JESD204B协议的FPGA软核相结合的设计。所述方案为一种基于JESD204B子类1多通道数据采集传输的实施方案，所述设计的硬件架构以8片高速模数转换芯片AD转换器、1片Xilinx厂商的FPGA逻辑设备和TI公司的时钟管理模块组成。首先，配置时钟模块的参考时钟频率和秒脉冲信号，将其输入至时钟管理模块；其次，对所述的时钟管理模块进行配置，实现JESD204B系统的级联双环抖动清除器，为输出频率提供了最低的抖动性能；再次，所述的时钟模块输出转换器和逻辑设备的采样频率和参考时钟；最后，转换器和逻辑设备同时等待参考时钟的到来，并完成各自本地多帧时钟的初始化和建立，使其与参考时钟的相位对齐，实现各个通道的数据同步。2.根据权利要求1所述的一种高速数据采集时钟的同步方案，其特征是：板卡将完成32路AD转换器采样信号的同步及跨板32路AD转换器采样信号的同步，AD转换器将接收到的采样数据通过JESD204B子类1接口发送到逻辑设备FPGA进行同步处理，待观察到数据通过逻辑设备FPGAJESD204B子类1接口发送同步信号SYNC至AD转换器，完成AD发送通道和逻辑设备FPGA接收通道的代码组同步要求，最后利用示波器观察SMA高频接口所接收到的数据流。3.根据权利要求1所述的一种高速数据采集时钟的同步方案，其特征是：所述的链路配置采用8B/10B编码方式，用于在每个字节中额外加入2bit以保持高速串行通路的直流均衡(使发送的“0”、“1”数量保持一致)，有利于减少传输错误；其次，在编码过程中可以插入一些控制字符以帮助接收端对串行数据的还原，有利于在传输前...

【专利技术属性】
技术研发人员：杨勇，霍攀，李洪涛，
申请(专利权)人：南京理工大学，
类型：发明
国别省市：