半导体器件制造技术

一种半导体器件包括知识产权(IP)块、时钟管理单元、关键路径监视器(CPM)和包括在时钟管理单元中的CPM时钟管理器。时钟管理单元被配置为从IP块接收指示IP块是否需要时钟信号的时钟请求信号，并基于接收到的时钟请求信号执行针对IP块的时钟门控。CPM被配置为监视被提供给IP块的时钟信号，以调整被提供给IP块的时钟信号的频率和被供应给IP块的电压中的至少一个。CPM时钟管理器被配置为执行针对CPM的时钟门控。时钟门控。时钟门控。

【技术实现步骤摘要】
半导体器件
[0001]本申请要求2020年8月12日向韩国知识产权局提交的韩国专利申请第10
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2020
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0100969号和2021年6月3日向韩国知识产权局提交的韩国专利申请第10
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2021
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0072230号的优先权，其公开内容通过引用整体并入本文。


[0002]本公开涉及一种半导体器件。

技术介绍

[0003]随着半导体器件的集成度、尺寸和操作速度的增加，低功耗问题已成为一个非常重要的因素。这是因为高功耗会导致芯片温度升高，从而不仅导致芯片故障，而且导致封装破损。
[0004]在半导体器件的半导体电路中，有时为了降低功率的目的，需要一种用于提供或阻塞(block)时钟的电路。使用时钟门控电路，使得在电路不需要操作时不向特定电路提供时钟。
[0005]另外，为了降低半导体器件的功耗，还使用了动态电压频率缩放(DVFS)技术来改变芯片中的操作时钟频率或者改变所提供的驱动电压的幅度。
[0006]在时钟门控技术中，时钟被切断以降低功耗，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：知识产权IP块；时钟管理单元，被配置为从所述IP块接收指示所述IP块是否需要时钟信号的时钟请求信号，以及被配置为基于所述时钟请求信号执行针对所述IP块的时钟门控；关键路径监视器CPM，被配置为监视被提供给所述IP块的所述时钟信号，以调整被提供给所述IP块的所述时钟信号的频率和被供应给所述IP块的电压中的至少一个；以及CPM时钟管理器，被包括在所述时钟管理单元中并被配置为执行针对所述CPM的所述时钟门控。2.如权利要求1所述的半导体器件，其中：所述CPM时钟管理器向所述CPM发送请求信号，所述请求信号指示对提供所述时钟信号的停止请求，以及在响应于所述请求信号而执行清理操作之后，当所述清理操作完成时，所述CPM向所述CPM时钟管理器发送响应信号，所述响应信号指示所述清理操作完成。3.如权利要求2所述的半导体器件，其中：所述请求信号包括具有逻辑低电平的时钟停止请求信号，以及所述响应信号包括具有逻辑低电平的时钟停止响应信号。4.如权利要求1所述的半导体器件，还包括：锁相环PLL，被配置为向所述时钟管理单元提供PLL时钟信号，其中：所述时钟管理单元包括第一时钟组件，所述第一时钟组件被配置为向所述PLL提供控制信号以控制所述PLL时钟信号，以及被配置为接收被控制的PLL时钟信号以输出第一时钟信号，所述CPM时钟管理器向所述CPM提供所述第一时钟信号，以及所述CPM基于所述第一时钟信号生成代码，并将所述代码提供给所述第一时钟组件以调整所述PLL时钟信号的频率。5.如权利要求4所述的半导体器件，其中，所述CPM包括：模式发生器，被配置为基于所述第一时钟信号生成第一模式信号；延迟电路，被配置为延迟所述第一模式信号以生成第二模式信号；以及边缘检测器，被配置为将所述第一模式信号与所述第二模式信号进行比较以生成所述代码。6.如权利要求5所述的半导体器件，其中：所述延迟电路包括第一延迟链、第二延迟链和第三延迟链，以及所述CPM使用所述第一延迟链至所述第三延迟链中的任一个来生成所述第二模式信号。7.如权利要求6所述的半导体器件，其中：所述第一延迟链包括使用第一晶体管实现的第一元件，所述第二延迟链包括使用第二晶体管实现的第二元件，所述第三延迟链包括使用第三晶体管实现的第三元件，以及所述第一晶体管至所述第三晶体管具有不同的阈值电压。8.如权利要求5所述的半导体器件，其中：
所述延迟电路包括第一延迟组和第二延迟组，所述第一延迟组包括第一延迟链至第四延迟链并对所述第一模式信号执行第一延迟，并且所述第二延迟组包括第五延迟链至第八延迟链并对所述第一延迟组的输出执行第二延迟以生成第二模式信号，以及所述CPM使用所述第一延迟链至所述第四延迟链中的任一个和所述第五延迟链至所述第八延迟链中的任一个来生成所述第二模式信号。9.如权利要求1所述的半导体器件，还包括：锁相环PLL，被配置为向所述时钟管理单元提供PLL时钟信号，其中：所述时钟管理单元包括第一时钟组件、第二时钟组件和第三时钟组件，所述第一时钟组件被配置为向所述PLL提供控制信号以控制所述PLL时钟信号，以及被配置为接收被控制的PLL时钟信号以输出第一时钟信号，所述第二时钟组件被配置为从所述第一时钟组件接收所述第一时钟信号并输出第二时钟信号，以及所述第三时钟组件被配置为从所述第二时钟组件接收所述第二时钟信号并向所述IP块输出第三时钟信号，以及在所述第二时钟组件从所述第三时钟组件接收到用于请求停止提供所述第二时钟信号的信号之后，所述CPM时钟管理器响应于所述信号对用于所述CPM的所述第一时钟信号执行时钟门控。10.如权利要求1所述的半导体器件，还包括：锁相环PLL，被配置为向所述时钟管理单元提供PLL时钟信号，其中：所述时钟管理单元包括第一时钟组件、第二时钟组件和第三时钟组件，所述第一时钟组件被配置为向所述PLL提供控制信号以控制所述PLL时钟信号，以及被配置为接收被控制的PLL时钟信号以输出第一时钟信号，所述第二时钟组件被配置为从所述第一时钟组件接收所述第一时钟信号并输出第二时钟信号，以及所述第三时钟组件被配置为从所述第二时钟组件接收所述第二时钟信号并向所述IP块输出第三时钟信号，以及在所述第三时钟组件...

【专利技术属性】
技术研发人员：李宰坤，李栽荣，金世勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：