一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法技术

本发明专利技术公开了一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法，涉及可重构阵列的片上缓存领域，所述方法包括：按数据流和数据流组的方式组织所需要的数据，构建所述数据流和所述数据流组的参数配置；通过计数循环结束标志获取应用执行状态，设置所述数据流组状态切换指令和有限状态机，同步控制缓存中的所述数据流和数据执行相应操作。本发明专利技术可以解决Cache中存在的问题，具有易于使用、可预取、可编程的自动图像边界处理、可消除访存冲突、减少延迟等特征，利用可编程的访存模式，最大化片上数据复用，同时支持访存和计算的解耦合，提高阵列的计算效率。提高阵列的计算效率。提高阵列的计算效率。

【技术实现步骤摘要】
一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法


[0001]本专利技术涉及可重构阵列的片上缓存领域，尤其涉及一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法。

技术介绍

[0002]可重构阵列处理器是一种具备优秀的自定义配置能力的新型处理器，可以承担数据密集型运算，也能够相较FPGA(Field Programmable Gate Array)获得更好的工作频率，实现高性能运算。作为一种灵活性与专用性的折中方案
[1]，可重构阵列处理器既可以保持相对于专用集成电路(ASIC)的较高性能，又可以实现类似FPGA一样的高自由度
[2]。数据流驱动的可重构阵列每一次运行前首先接收配置信息，配置控制模块将配置信息送入每一个执行单元和每一个互连资源上，应用程序正式启动之后，每个执行单元按照配置好的流程进行运算。
[0003]粗粒度可重构阵列(Coarse
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grained reconfigurable array,CGRA)指的是阵列中基本计算单元的数据处理宽度是比较大的位宽，例如32比特，这是相对于FPGA的单比特的细粒度而言的。粗粒度可重构处理器能够处理各种计算密集型的应用算法，但是由于存储墙问题的广泛性
[3]以及静态CGRA的算力规模，访存性能对CGRA的性能至关重要。在静态CGRA中，尽管能够通过丰富的互连资源实现更多的处理单元(Processing Element,PE)间数据复用，但大量的PE单元在运行中的每个周期仍然需要片上存储系统提供多个新数据，以满足数据流计算的需要。
[0004]在通用处理器领域，往往使用高速缓存(Cache)作为片上存储组织方式。Cache的软件透明性使它易于编程，但Cache有几个低效率的问题。首先，Cache使用间接的、硬件管理的寻址，Cache在加载和存储数据时指定了硬件必须转换的地址，并确定其在片上内存中的物理位置。在这种方式下，从性能方面来说，如果同时需要的数据被映射到相同的位置上，则数据会被反复替换、重新载入，即产生冲突缺失问题；从功耗方面来说，每次访问Cache，无论是否命中，都会产生标记(Tag)比较的开销，以及在电路面积上的损耗。此外，Cache从动态随机存储器(Dynamic Random Access Memory,DRAM)中载入(load)数据是被动的，即产生强制缺失问题，发生访存缺失(miss)后才会向发出load请求，这导致计算与DRAM访存操作一定程度上是耦合的，严重堵塞了数据流，阻碍了阵列计算。
[0005]同样，因为应用访存特点引入的请求冲突是影响存储性能的另一大重要因素，片上缓存在物理上被分为多组(Multi
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Bank)，在同一时钟周期不能访问存储在同一Bank但地址不同的数据。若同一Bank的两个或多个数据在同一周期被请求，则会发生Bank冲突(Bank Conflict)，此时数据无法在同一时钟周期返回，导致数据流阻塞，严重降低性能。
[0006]由于CGRA主要面向如神经网络等计算密集型任务，其输入输出数据一般为图像或张量格式，这意味着任务中往往包含大量线性地址计算，使用包含浮点计算单元的PE执行定点数计算是对算力的一种极大浪费，该问题也可以使用片上访存系统辅助解决。
[0007]针对可重构阵列的高数据需求量及流水线停顿带来的性能损失，可编程的片上缓
存系统越来越被重视，这种存储系统被视为应对存储墙的重要解决方案。英伟达设计的GPU和一些实时系统中使用暂存器
[4]。暂存器可以通过程序员或通过编译器支持在软件中进行管理。与高速缓存不同，暂存器是直接寻址的，因此它们没有标签比较产生的开销，这可以节省大量资源：面积减少34％，功耗降低40％或更多
[5][6]。直接寻址还消除了冲突未命中的情况，并具有固定的访问延迟。暂存器中存放的均是有效数据，充分利用存储资源。但是，暂存器也存在一些效率低下的问题。首先，暂存器无法全局寻址，它使用与全局地址空间不相交的单独的地址空间，两者之间没有硬件映射。因此，必须在两个空间之间显式地移动数据，从而导致性能和能量开销，数据搬移同样会污染了片上寄存器堆等资源并可能替换掉有用的数据。
[0008]因此，在片上访存系统中，存储空间的利用、寻址方式、数据的命中率、bank冲突都是影响片上存储性能的因素，在可重构阵列中，都会导致数据流的停顿，从而降低阵列的数据吞吐量。
[0009]因此，本领域的技术人员致力于开发一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法，能够解决传统片上缓存与异构阵列数据吞吐量不匹配的问题，提升阵列使用性能。
[0010]参考文献
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managed caches in GPUs[C]//IEEE International Symposium on Performance Analysis of Systems&Software.IEEE,201本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法，其特征在于，所述方法包括：按数据流和数据流组的方式组织所需要的数据，构建所述数据流和所述数据流组的参数配置；通过计数循环结束标志获取应用执行状态，设置所述数据流组状态切换指令和有限状态机，同步控制缓存中的所述数据流和数据执行相应操作。2.如权利要求1所述的面向粗粒度可重构阵列的可配置便笺式缓存设计方法，其特征在于，所述数据流为同一个访存单元在时间上串行访问的数据，多个访存单元并行访问的数据存在于多个数据流中；所述数据流组为访问模式类似或者数据相关的几个数据流；不同的所述数据流存储在不同的物理Bank上。3.如权利要求2所述的面向粗粒度可重构阵列的可配置便笺式缓存设计方法，其特征在于，每个所述数据流的配置参数包括：数据流编号、该数据流对应的数据的初始物理地址、该数据流对应的数据的每次更新增加的物理地址、初始状态下该数据流是否与访存单元绑定、初始状态下该数据流对应的访存单元的编号、每次更新后该数据流需要对应的数据流编号、数据是否需要写回。4.如权利要求3所述的面向粗粒度可重构阵列的可配置便笺式缓存设计方法，其特征在于，每个所述数据流组的配置参数包括：数据流组编号、并行访问该数据流组的访存单元的数量、一段需要串行访问数据的个数、每个数据流组对应的数据流的数量、是否需要预取、每次需要主动预取的数据流的数量。5.如权利要求4所述的面向粗粒度可重构阵列的可配置便笺式缓存设计方法，其特征在于，通过计数循环结束标志获取应用执行状态指每个所述数据流组内通过计数由访存单元所发出的连续的所述循环结束标志获取应用执行状态，不同数量的所述循环结束标志对应不同的所述状态切换指令。6.如权利要求5所述的面向粗粒度可重构阵列的可配置便笺式缓存设计方法，其特征在于，所述状态切换指令包括；空指令：...

【专利技术属性】
技术研发人员：景乃锋，霍洋洋，胡令矿，张子涵，蒋剑飞，王琴，毛志刚，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：