数据处理装置制造方法及图纸

一种数据处理装置，包含可协作的多个系统级芯片(SoC)以实现较高的数据处理性能。该装置包含第一SoC、外部电路与第二SoC。该外部电路不包含于任一SoC。该第一SoC包含：第一中央处理器(CPU)，将待处理数据分成第一部分与第二部分，取得并处理该第一部分以产生并输出第一数据；以及第一收发电路，取得该第二部分以传送该部分经由该外部电路至该第二SoC，并经由该外部电路接收第二数据以发送该第二数据。该第二SoC包含：第二收发电路，经由该外部电路接收该第二部分，以及输出该第二数据经由该外部电路至该第一SoC；以及第二CPU，从该第二收发电路接收该第二部分，并处理该部分以输出该第二数据至该第二收发电路。第二数据至该第二收发电路。第二数据至该第二收发电路。

【技术实现步骤摘要】
数据处理装置


[0001]本专利技术是关于数据处理装置，尤其是关于包含可协同运行的多个系统级芯片的数据处理装置。

技术介绍

[0002]系统级芯片(System on a Chip,SoC)设计是指将一个终端产品(或称系统)的主要功能整合进单一芯片，该单一芯片被称为SoC。
[0003]低运算能力(low arithmetic capability)的系统级芯片通常用于较低阶的电子产品(例如：分辨率为1920
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1080的电视)，而高运算能力的系统级芯片通常用于较高阶的电子产品(例如：分辨率为3840
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1920的电视)。考虑到不同运算能力的多种系统级芯片的总研发制造成本一定高于该多种系统级芯片的任一个的研发制造成本，以及考虑到高运算能力的系统级芯片用于低阶电子产品不符成本效益，本产业需要一种技术能够通过多个低运算能力的系统级芯片的组合来实现高运算能力，从而弹性地将单个低运算能力的系统级芯片用于低阶电子产品，以及将多个低运算能力的系统级芯片的组合用于高阶电子产品。
[0004]已知的多核(multi-core)与多集群(multi-cluster)技术包括通用中断控制器(Generic Interrupt Controller,GIC)、一致性网状网络(Coherent Mesh Network,CMN)技术以及缓存一致互连加速器(Cache Coherent Interconnect for Accelerators,CCIX)技术。上述技术并非着眼于不同系统级芯片的协同运行。

技术实现思路

[0005]本公开的目的之一在于提供一种数据处理装置，包含可协同运行的多个系统级芯片，以实现更高的数据处理性能。
[0006]本公开的数据处理装置的一个实施例包含第一系统级芯片、外部电路与第二系统级芯片。该第一系统级芯片包含第一中央处理器(Central Processing Unit,CPU)与第一收发电路。该第一中央处理器用来在加强处理模式下，将待处理数据分成多个输入部分，包含第一输入部分与第二输入部分；该第一中央处理器还用来在该加强处理模式下，取得并处理该第一输入部分以产生并输出第一输出数据。该第一收发电路耦接该第一中央处理器，用来在该加强处理模式下，取得该第二输入部分以传送该第二输入部分经由该外部电路至该第二系统级芯片；该第一收发电路还用来在该加强处理模式下，经由该外部电路接收第二输出数据，以发送该第二输出数据。该外部电路不包含于该第一系统级芯片与该第二系统级芯片的任一个中。该第二系统级芯片包含第二收发电路与第二中央处理器。该第二收发电路用来在该加强处理模式下，经由该外部电路接收该第二输入部分，以及输出该第二输出数据经由该外部电路至该第一系统级芯片。该第二中央处理器耦接该第二收发电路，用来在该加强处理模式下，接收该第二输入部分，并处理该第二输入部分以产生该第二输出数据；该第二中央处理器还用来在该加强处理模式下，输出该第二输出数据至该第二收发电路。
[0007]有关本专利技术的特征、实施与性能，在此配合附图作较佳实施例详细说明如下。
附图说明
[0008]图1显示本公开的影像处理装置的一个实施例；
[0009]图2显示图1的第一SoC与第二SoC的一个实施例；
[0010]图3显示图1的第一SoC与第二SoC的另一个实施例；
[0011]图4显示影像处理管路可作为图3的第一/第二影像处理管路的一个实施例；
[0012]图5显示图1的第一SoC与第二SoC的又一实施例；
[0013]图6显示本公开的数据处理装置的一个实施例；
[0014]图7显示图6的第一SoC与第二SoC的一个实施例；
[0015]图8显示图6的第一SoC与第二SoC的协作示例；
[0016]图9显示图6的第一SoC与第二SoC的另一实施例；
[0017]图10显示本公开的图形处理装置的一个实施例；
[0018]图11显示图10的第一SoC与第二SoC的一个实施例；
[0019]图12显示图11的一个示例性实施的示意图；以及
[0020]图13显示图11的另一个示例性实施的示意图。
具体实施方式
[0021]本公开揭示一种影像处理装置、一种数据处理装置与一种图形处理装置，每种装置包含可协同运行的多个系统级芯片，以实现更高的处理性能。为帮助理解，以下说明包含多个实施例、示例与示例性实施，这些说明非用来限制本专利技术的实施范围。
[0022]图1显示本公开的影像处理装置的一个实施例。图1的影像处理装置100包含第一SoC 110、第二SoC 120以及外部电路130。第一SoC 110作为主要SoC，第二SoC 120作为性能增强SoC(performance-enhancing SoC)，它们具有相同或不同的电路配置(circuit configuration)；然而，基于实施需求，第一SoC 110和/或第二SoC 120中的某些电路可能无实质作用。外部电路130不包含于第一SoC 110与第二SoC 120的任一个中。举例而言，若第一SoC 110与第二SoC 120均为已封装芯片(packaged chips)设于电路板(例如：印刷电路板)上，外部电路130会是/包含该电路板的信号传输线路。另举例而言，若第一SoC 110与第二SoC 120均为未封装裸片(non-packaged dies)包含于半导体封装，外部电路130会包含于该半导体封装，并视该半导体封装的型态(例如：打线封装、覆晶封装等等)而包括下列至少其中之一：至少一连接垫；至少一连接线；至少一金属球；以及至少一线路位于基板的表面或包含于该基板。
[0023]图2显示图1的第一SoC 110与第二SoC 120的一个实施例。如图2所示，第一SoC 110包含数据分流电路112、第一影像处理电路114以及传送电路116，第二SoC 120包含接收电路122以及第二影像处理电路124。第一SoC 110与第二SoC 120的每一个用来处理输入影像数据的一部分，以在不超出处理能力的前提下，通过协作达到更高的影像处理性能。第一SoC 110与第二SoC 120的各电路说明于下。
[0024]请参照图1-2。数据分流电路112用来将该输入影像数据分成N个输入部分，包含第一输入部分与第二输入部分，以供第一影像处理电路114与第二影像处理电路124分别进行
处理，其中该N为大于1的整数，其也表示影像处理装置100包含N个可协同运行的SoC。在一个示例性实施中，数据分流电路112通过计算水平影像线的已接收的水平像素的数目来判断目前接收的水平像素的水平位置，从而将该输入影像数据分成左半边画面的数据与右半边画面的数据(当N＝2)，或将该输入影像数据分成更多个部分(当N>2)，上述数据分流作法可通过已知技术来实现。在一个示例性实施中，该N为2，第一影像处理电路114与第二影像处理电路124的每一个的处本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据处理装置，包含可协同运行的多个系统级芯片，所述数据处理装置包含：第一系统级芯片，包含：第一中央处理器，用来在加强处理模式下，将待处理数据分成多个输入部分，包含第一输入部分与第二输入部分，所述第一中央处理器还用来在所述加强处理模式下，取得并处理所述第一输入部分以产生并输出第一输出数据；以及第一收发电路，耦接所述第一中央处理器，用来在所述加强处理模式下，取得所述第二输入部分以传送所述第二输入部分经由外部电路至第二系统级芯片，所述第一收发电路还用来在所述加强处理模式下，经由所述外部电路接收第二输出数据，以输出所述第二输出数据；所述外部电路，其不包含于所述第一系统级芯片与所述第二系统级芯片的任一个中；以及所述第二系统级芯片，包含：第二收发电路，用来在所述加强处理模式下，经由所述外部电路接收所述第二输入部分，以及输出所述第二输出数据经由所述外部电路至所述第一系统级芯片；以及第二中央处理器，耦接所述第二收发电路，用来在所述加强处理模式下，接收所述第二输入部分，并处理所述第二输入部分以产生所述第二输出数据，所述第二中央处理器还用来在所述加强处理模式下，输出所述第二输出数据至所述第二收发电路。2.如权利要求1所述的数据处理装置，其中当所述第一中央处理器处理所述第一输入部分时，所述第一中央处理器使用第一缓存存储器以储存第一缓存数据；当所述第二中央处理器处理所述第二输入部分时，所述第二中央处理器使用第二缓存存储器以储存第二缓存数据；所述第一缓存数据与所述第二缓存数据不一致。3.如权利要求1所述的数据处理装置，其中所述第一系统级芯片的至少一部分运行于开放执行环境，所述第二系统级芯片的至少一部分运行于可信执行环境。4.如权利要求3所述的数据处理装置，其中所述第一系统级芯片包含两部分...

【专利技术属性】
技术研发人员：陈羿逞，童旭荣，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：