一种集成SBR的SGTMOSFET的器件结构及其制作方法技术

本发明专利技术公开了一种集成SBR的SGT MOSFET的器件结构及其制作方法，包括衬底及外延层，外延层上设置有若干SGT沟槽及至少一个SBR沟槽；SGT沟槽包括由下至上依次设置的第一氧化层、第一多晶硅、极间氧化层、第二氧化层和第二多晶硅；SBR沟槽包括由下至上依次设置的第一氧化层、第一多晶硅、极间氧化层、第二氧化层和第二多晶硅；SGT沟槽之间的外延层设置有阱区，阱区内设置有源区以及体接触区。本发明专利技术的制作过程中，SBR沟槽被极间氧化层保护起来，SBR沟槽不会被破坏；SBR沟槽的第二氧化层一次成型，实现最佳形貌和mesa宽度，Vf性能好；SBR沟槽不需要牺牲氧化过程，成本降低；本发明专利技术的器件结构没有源区注入区域的电阻，并且可以通过刻蚀减小沟道长度，优化了Vf。优化了Vf。优化了Vf。

【技术实现步骤摘要】
一种集成SBR的SGT MOSFET的器件结构及其制作方法


[0001]本专利技术涉及半导体
，具体为一种集成SBR的SGT MOSFET的器件结构及其制作方法。

技术介绍

[0002]现有技术中，SGT MOSFET器件中集成SBR可以有效降低反向恢复时间，包括SGT沟槽及SBR沟槽，SGT沟槽和SBR沟槽中分别设置有相应的器件结构。在集成SBR的SGT MOSFET的制作过程中，存在以下问题：由于SGT沟槽与SBR沟槽内的栅氧厚度等器件结构参数均不相同，因此需要分开制作SGT沟槽和SBR沟槽内的器件结构。如图1A至图1C所示，现有技术中的一种制作方法，是在完成SBR沟槽4和SGT沟槽3的第一氧化层5、第一多晶硅6、极间氧化层8（IPO）及第二氧化层10后，通过掩膜21填充覆盖SGT沟槽3区域，之后先完成SBR沟槽4的极间氧化层8上方的第二多晶硅11的制作，再通过酸洗去除覆盖在SGT沟槽3区域的掩膜21，再完成SGT沟槽3内的器件结构的制作。由于上述掩膜21有部分是填充在SGT沟槽3内部的，因此在酸洗去除掩膜21的过程中，会损坏SGT沟槽3内的第二氧化层10，从而导致工艺的不稳定；另外，由于SGT沟槽3内形成栅氧（第二氧化层10）的步骤与形成栅极（第二多晶硅11）的步骤之间间隔有很多其他工艺步骤，因此Q
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time无法精准控制。
[0003]为了解决上述问题，现有技术还提出了另一种制作方法，如图2A所示，先完成同时完成SGT沟槽3内的器件结构的制作，在此过程中，SBR沟槽4内也会形成与SGT沟槽3相同的器件结构；之后如图2B所示，通过掩膜覆盖SBR沟槽4以外的区域，刻蚀去除SBR沟槽4内的第二氧化层10和第二多晶硅11（此时的第二氧化层10和第二多晶硅11的尺寸是按照SGT沟槽3的器件结构制作而成的，因此需要刻蚀后生长满足SBR沟槽4参数要求的器件结构），但在此过程中，会多SBR沟槽4的侧壁的外延层造成损坏，需要增加SAC工艺（牺牲氧化）减小表面损伤，如图2C所示，需要在裸露的SBR沟槽4内先形成牺牲氧化层，再去除牺牲氧化层，以减小表面损伤，最后生长SBR沟槽4的第二氧化层10和第二多晶硅11，最终形成的器件结构如图2D所示。该工艺的SBR沟槽的第二多晶硅需要多次氧化生长，会使 SBR沟槽的MESA区域变小，从而影响Vf，并且SBR沟槽的IPO工艺需要多次湿法刻蚀，IPO的厚度不好控制，工艺波动大。

技术实现思路

[0004]本专利技术的目的在于提供一种集成SBR的SGT MOSFET的器件结构及其制作方法，以解决上述技术问题。
[0005]为实现上述目的，本专利技术一方面提供了集成SBR的SGT MOSFET的制作方法，包括如下步骤：提供一具有第一导电类型外延层的第一导电类型衬底，在所述外延层上开设若干沟槽，所述沟槽包括SGT沟槽、SBR沟槽，所述SGT沟槽包括SGT功能区及SGT总线区，所述SBR
沟槽包括SBR功能区及SBR总线区；在所述沟槽内形成第一氧化层；在由所述第一氧化层形成的沟槽中填充满第一多晶硅；设置第一掩膜，所述第一掩膜覆盖SGT总线区和SBR总线区，且不覆盖SGT功能区和SBR功能区；对所述沟槽内的第一多晶硅进行刻蚀，SGT功能区和SBR功能区内的第一多晶硅被回刻，SGT总线区和SBR总线区内的第一多晶硅没有被回刻；去除所述第一掩膜；刻蚀所述第一氧化层，去除位于每个沟槽内的第一多晶硅上部的第一氧化层，并使所述外延层的表面裸露；采用HDP CVD方式生长极间氧化层，并进行CMP，使所述外延层的表面裸露，极间氧化层填充满沟槽，且与外延层的表面齐平；设置第二掩膜，所述第二掩膜覆盖SBR功能区、SBR总线区以及SGT总线区；对所述极间氧化层进行回刻，SGT功能区的IPO被回刻了，而SBR功能区的IPO被掩膜保护，没有被回刻；去除所述第二掩膜；在所述极间氧化层上方形成第二氧化层，并在由所述第二氧化层形成的沟槽中填充第二多晶硅，并对第二多晶硅回刻，使得第二多晶硅填充满沟槽；由于SBR功能区的IPO已经填充满，因此此步骤不会对SBR功能区造成影响，即SBR功能区的IPO对SBR功能区进行了保护；设置第三掩膜，所述第三掩膜覆盖除SBR功能区以外的其他区域；对所述SBR功能区内的极间氧化层进行回刻；传统工艺对SBR功能区进行回刻时，回刻的是多晶硅，因此会对SBR功能区侧壁的外延层进行损坏，因此需要进行SAC工艺，即生长牺牲氧化层，再刻蚀掉上述牺牲氧化层，以对SBR功能区侧壁进行保护及对准；而本专利技术在此步骤回刻的是IPO，也就是回刻的是氧化物，不会对SBR功能区侧壁的外延层造成损坏，因此不需要额外的牺牲氧化层的步骤，且SBR功能区的CD更小；去除第三掩膜；生长第二氧化层，在由所述第二氧化层形成的SBR功能区内填充第二多晶硅并回刻，使得第二多晶硅填充满SBR功能区。
[0006]进一步地，所述SGT功能区的部分极间氧化层被第二掩膜覆盖，作为第一隔断氧化层，所述第一隔断氧化层位于SGT功能区内，且与SGT总线区相连接。。
[0007]进一步地，所述SBR功能区的部分极间氧化层被第三掩膜覆盖，作为第二隔断氧化层，所述第二隔断氧化层位于SBR功能区内，且与SBR总线区相连接。
[0008]进一步地，所述SGT沟槽内，所述SGT功能区的第一多晶硅与SGT总线区的第一多晶硅连接。
[0009]进一步地，所述SBR沟槽内，所述SBR功能区的第一多晶硅与SBR总线区的第一多晶硅连接。
[0010]进一步地，还包括：在所述外延层表面注入并形成第二导电类型的阱区；在所述阱区内注入并形成第一导电类型的源区；
在所述外延层表面形成阻挡层；设置掩膜并刻蚀所述阻挡层，在相邻SGT功能区之间形成第一接触孔，在SBR总线区和SGT总线区分别形成第二接触孔，在SGT功能区形成第三接触孔，在SBR功能区上方形成SBR接触区域；从器件表面垂直向下注入，并在第一接触孔底部的外延层中形成第二导电类型的体接触区；在外延层上方填充金属，形成源极金属和栅极金属，所述源极金属填充满第一接触孔、第二接触孔和SBR接触区域，所述栅极金属填充满第三接触孔。
[0011]进一步地，所述体接触区的位置低于源区的位置。
[0012]本专利技术另一方面还提供了一种集成SBR的SGT MOSFET的器件结构，包括第一导电类型的衬底及位于所述衬底上的第一导电类型的外延层，所述外延层上设置有若干SGT沟槽及至少一个SBR沟槽，SGT 沟槽和SBR 沟槽按照一定比例存在；所述SGT沟槽包括由下至上依次设置的第一氧化层、第一多晶硅、极间氧化层、第二氧化层和第二多晶硅；所述SBR沟槽包括由下至上依次设置的第一氧化层、第一多晶硅、极间氧化层、第二氧化层和第二多晶硅；所述SGT沟槽之间的外延层设置有第二导电类型的阱区，所述阱区内设置有第一导电类型的源区以及第二导电类型的体接触区，所述体接触区位于第一接触孔底部的外延层中，且体接触区的位置低于源区的位置；所述外延层表面还设置有阻挡层，所述阻挡层开设有第一接触孔和SBR本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成SBR的SGT MOSFET的制作方法，其特征在于，包括如下步骤：提供一具有第一导电类型外延层的第一导电类型衬底，在所述外延层上开设若干沟槽，所述沟槽包括SGT沟槽、SBR沟槽，所述SGT沟槽包括SGT功能区及SGT总线区，所述SBR沟槽包括SBR功能区及SBR总线区；在所述沟槽内形成第一氧化层；在由所述第一氧化层形成的沟槽中填充满第一多晶硅；设置第一掩膜，所述第一掩膜覆盖SGT总线区和SBR总线区，且不覆盖SGT功能区和SBR功能区；对所述沟槽内的第一多晶硅进行刻蚀；去除所述第一掩膜；刻蚀所述第一氧化层，去除位于每个沟槽内的第一多晶硅上部的第一氧化层，并使所述外延层的表面裸露；采用HDP CVD方式生长极间氧化层，并进行CMP，使所述外延层的表面裸露；设置第二掩膜，所述第二掩膜覆盖SBR功能区、SBR总线区以及SGT总线区；对所述极间氧化层进行回刻；去除所述第二掩膜；在所述极间氧化层上方形成第二氧化层，并在由所述第二氧化层形成的沟槽中填充第二多晶硅，并对第二多晶硅回刻，使得第二多晶硅填充满沟槽；设置第三掩膜，所述第三掩膜覆盖除SBR功能区以外的其他区域；对所述SBR功能区内的极间氧化层进行回刻；去除第三掩膜；生长第二氧化层，在由所述第二氧化层形成的SBR功能区内填充第二多晶硅并回刻，使得第二多晶硅填充满SBR功能区。2.根据权利要求1所述的制作方法，其特征在于，所述SGT功能区的部分极间氧化层被第二掩膜覆盖，作为第一隔断氧化层，所述第一隔断氧化层位于SGT功能区内，且与SGT总线区相连接。3.根据权利要求1所述的制作方法，其特征在于，所述SBR功能区的部分极间氧化层被第三掩膜覆盖，作为第二隔断氧化层，所述第二隔断氧化层位于SBR功能区内，且与SBR总线区相连接。4.根据权利要求1所述的制作方法，其特征在于，所述SGT沟槽内，所述SGT功能区的第一多晶硅与SGT总线区的第一多晶硅连接。5.根据权利要求1所述的制作方法，其特征在于，所述SBR沟槽内，所述SBR功能区的第一多晶硅与SBR总线区的第一多晶硅连接。6.根据权利要求1至5任一项所述的制作方法，其特征在于，还包括：在所述外延层表面注入并形成第二导电类型的阱区；在所述阱区内注入并形成第一导电类型的源区；在所述外延层表面形成阻挡层；设置掩膜并刻蚀所述阻挡层，在相邻SGT功能区之间形成第一接触孔，在SBR总线区和SGT总线区分别形成第二接触孔，在SGT功能区形成第三接触孔，在SBR功能区上方形成SBR
接触区域；垂直向下注入并形成第二导电类型的体接触区；在外延...

【专利技术属性】
技术研发人员：张楠，黄健，孙闫涛，顾昀浦，宋跃桦，刘静，吴平丽，
申请(专利权)人：捷捷微电上海科技有限公司，
类型：发明
国别省市：