一种分离栅MOSFET的制作方法技术

本发明专利技术公开了一种分离栅MOSFET的制作方法，包括：选取硅衬底并依次淀积第一氧化层、氮化硅层、第二氧化层；对硅外延层表面刻蚀形成沟槽；形成分离栅氧化层；在沟槽内形成分离栅多晶硅；使分离栅多晶硅暴露于分离栅氧化层外；以干法刻蚀方式刻蚀分离栅多晶硅，使其顶部低于第三氧化层的最高处，形成一凹陷区域；在沟槽内沉积氧化层，以填满凹陷区域，在凹陷区域内形成多晶硅间隔离氧化层；在多晶硅间隔离氧化层上方的沟槽内形成栅极氧化层；在由栅极氧化层形成的沟槽内形成栅极多晶硅。本发明专利技术通过将分离栅多晶硅向下刻蚀出凹陷区域，再向凹陷区域内填充氧化层来形成多晶硅间隔离氧化层的方法，能够形成厚度较厚且形貌完整的多晶硅间隔离氧化层。晶硅间隔离氧化层。晶硅间隔离氧化层。

【技术实现步骤摘要】
一种分离栅MOSFET的制作方法


[0001]本专利技术涉及半导体
，具体为一种分离栅MOSFET的制作方法。

技术介绍

[0002]沟槽功率MOSFET是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。
[0003]为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅结构MOSFET器件应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。
[0004]如图1所示，目前这种分离栅结构MOSFET器件有如下缺点：1、源极与栅极之间的多晶硅间隔离氧化层（IPO，inter
‑
poly oxide）绝缘不良，导致栅极源极漏电流Igss增加；2、源极与栅极之间的重叠面积过大，以及多晶硅间隔离氧化层厚度不足，导致源极与栅极之间的电容Cgs大幅增加。
[0005]造成上述缺点的主要原因在于，在现有技术的生产工艺中，如图2A至图2D所示，在湿法腐蚀去除沟槽侧壁的分离栅氧化层后，分离栅多晶硅表面会高于分离栅氧化层，在分离栅多晶硅的两侧会形成凹陷结构，导致后续在形成栅氧化层和多晶硅间隔离氧化层时，由于形成的多晶硅间隔离氧化层的厚度很薄，从而会形成“ㄇ”型，使得源极和栅极之间的绝缘不良、重叠面积过大，从而造成上述缺点。

技术实现思路

[0006]本专利技术的目的在于提供一种分离栅MOSFET的制作方法，通过优化分离栅多晶硅与栅极多晶硅之间的多晶硅间隔离氧化层的形状，增加其厚度，以提升分离栅MOSFET的性能和可靠性。
[0007]为解决上述技术问题，本专利技术提供了一种分离栅MOSFET的制作方法，包括如下步骤：步骤一、选取表面形成有硅外延层的硅衬底，在硅外延层上依次淀积第一氧化层、氮化硅层、第二氧化层；步骤二、采用光刻工艺，对第二氧化层、氮化硅层、第一氧化层及硅外延层进行刻蚀，形成沟槽；步骤三、去除第二氧化层；步骤四、在沟槽内生长氧化层，在沟槽底部和侧壁形成第三氧化层；步骤五、在第三氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，在沟槽内
形成分离栅多晶硅；步骤六、以湿法腐蚀方式去除位于氮化硅层表面的第三氧化层以及位于分离栅多晶硅顶部的沟槽侧壁的第三氧化层，以使分离栅多晶硅暴露于第三氧化层外；步骤七、以干法刻蚀方式刻蚀分离栅多晶硅，使其顶部低于第三氧化层的最高处，形成一凹陷区域；硅外延层表面因为有氮化硅层的保护，在做干法刻蚀时，不会影响硅外延层表面与沟槽侧壁的形状；步骤八、去除氮化硅层；步骤九、在沟槽内沉积氧化层，以填满凹陷区域，在凹陷区域内形成多晶硅间隔离氧化层；步骤十、去除位于多晶硅间隔离氧化层上方所有的氧化层，以使硅外延层外露；步骤十一、在多晶硅间隔离氧化层上方的沟槽内形成栅极氧化层；步骤十二、在由栅极氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，形成栅极多晶硅。
[0008]进一步地，所述硅衬底具有第一导电类型的重掺杂，所述硅衬底的背面用于形成漏极，所述硅外延层具有第一导电类型的轻掺杂，所述硅外延层用于形成分离栅MOSFET的漂移区。
[0009]进一步地，在所述硅外延层中形成有第二导电类型的阱区，所述栅极多晶硅穿过所述阱区，所述栅极多晶硅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道。
[0010]进一步地，步骤八中，以化学气相沉积方式沉积氧化层。
[0011]进一步地，步骤九中，以湿法腐蚀方式去除位于多晶硅间隔离氧化层上方的氮化硅层和所有氧化层。
[0012]与现有技术相比，本专利技术具有如下有益效果：（1）本专利技术通过将分离栅多晶硅向下刻蚀出凹陷区域，再向凹陷区域内填充氧化层来形成多晶硅间隔离氧化层的方法，能够形成厚度较厚且形貌完整的多晶硅间隔离氧化层，并且只需要通过调节凹陷区域的深度，即可实现对多晶硅间隔离氧化层厚度的任意调节。
[0013]（2）本专利技术能够在形成较好形貌的多晶硅间隔离氧化层后，再生长出栅极氧化层，栅极氧化层的厚度可控，栅极氧化层的厚度与多晶硅间隔离氧化层的厚度完全独立，不存在依赖关系。
[0014]（3）通过在硅外延层表面设置第一氧化层
‑
氮化硅层
‑
第二氧化层的氧化物
‑
氮化物
‑
氧化物（ONO）结构，不仅能够作为硬掩膜，提高掩膜强度，还能够保护沟槽侧壁与硅外延层表面不受刻蚀影响，提高了工艺的稳定性，保证了器件的成品率。在干法刻蚀分离栅多晶硅形成凹陷区域时，氮化硅层能够保护沟槽侧壁与硅外延层表面不受刻蚀影响。
附图说明
[0015]图1为现有技术中的分离栅MOSFET的结构示意图；图2A至图2D为现有技术中分离栅MOSFET的制造方法各步骤中的器件结构示意图；图3A至图3L为本专利技术实施例方法的各步骤中的器件结构示意图。
[0016]图中：1、硅衬底；2、硅外延层；3、第一氧化层；4、氮化硅层；5、第二氧化层；6、沟槽；
7、第三氧化层；8、分离栅多晶硅；9、栅极氧化层；10、多晶硅间隔离氧化层；11、栅极多晶硅；12、正面金属层；13、背面金属层；14、阱区；15、源区；16、层间膜；17、孔洞；18、凹陷区域。
具体实施方式
[0017]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0018]如图3A至3L所示，是本专利技术实施例方法的各步骤的器件结构示意图，本专利技术实施例分离栅MOSFET的制作方法包括如下步骤：步骤一、如图3A所示，选取表面形成有硅外延层2的硅衬底1，在所述硅外延层上依次淀积第一氧化层3、氮化硅层4、第二氧化层5。其中，本领域技术人员可根据需要调节第一氧化层3、氮化硅层4、第二氧化层5各自的厚度。所述硅衬底1具有第一导电类型的重掺杂，所述硅衬底1的背面用于形成漏极，所述硅外延层2具有第一导电类型的轻掺杂，所述硅外延层2用于形成分离栅MOSFET的漂移区。
[0019]步骤二、如图3B所示，采用光刻工艺，对第二氧化层5、氮化硅层4、第一氧化层3及硅外延层2进行刻蚀，形成沟槽6。
[0020]步骤三、如图3C所示，通过干法刻蚀或湿法腐蚀方式，去除第二氧化层5。
[0021]步骤四、如图3D所示，在沟槽6内生长氧化层，在沟槽6底部和侧壁形成第三氧化层7。
[0022]步骤五、如图3E所示，在第三氧化层7形成的沟槽6内沉积多晶硅，并对多晶硅进行回刻，在沟槽6内形成分离栅多晶硅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分离栅MOSFET的制作方法，其特征在于，包括如下步骤：步骤一、选取表面形成有硅外延层的硅衬底，在硅外延层上依次淀积第一氧化层、氮化硅层、第二氧化层；步骤二、采用光刻工艺，对第二氧化层、氮化硅层、第一氧化层及硅外延层进行刻蚀，形成沟槽；步骤三、去除第二氧化层；步骤四、在沟槽内生长氧化层，在沟槽底部和侧壁形成第三氧化层；步骤五、在第三氧化层形成的沟槽内沉积多晶硅，并对多晶硅进行回刻，在沟槽内形成分离栅多晶硅；步骤六、以湿法腐蚀方式去除位于氮化硅层表面的第三氧化层以及位于分离栅多晶硅顶部的沟槽侧壁的第三氧化层，以使分离栅多晶硅暴露于第三氧化层外；步骤七、以干法刻蚀方式刻蚀分离栅多晶硅，使其顶部低于第三氧化层的最高处，形成一凹陷区域；步骤八、去除氮化硅层；步骤九、在沟槽内沉积氧化层，以填满凹陷区域，在凹陷区域内形成多晶硅间隔离氧化层；步骤十、去除位于多晶硅间隔离氧化层上方...

【专利技术属性】
技术研发人员：张楠，黄健，孙闫涛，顾昀浦，刘静，
申请(专利权)人：捷捷微电上海科技有限公司，
类型：发明
国别省市：