驱动电路制造技术

公开了一种驱动电路，用于对容性负载的驱动，包括提供第一输出信号的第一驱动单元和提供第二输出信号的至少一个第二驱动单元，该第一输出信号和第二输出信号叠加以提供驱动信号驱动容性负载，第一驱动单元在第一使能信号有效时开启，至少一个第二驱动单元在各自的第二使能信号有效时开启。其中，该至少一个第二驱动单元还在驱动信号达到预定电平时关闭，可在输出的驱动信号的电平达到预定电平时断开负载通过第二驱动单元与驱动电路的驱动电源或参考地的连接，降低负载对驱动电源或参考地的干扰，保障驱动电路的驱动电源和参考地提供的电平输出稳定性，保障驱动电路的正常工作，进而提高对容性负载的驱动效果。进而提高对容性负载的驱动效果。进而提高对容性负载的驱动效果。

【技术实现步骤摘要】
驱动电路


[0001]本专利技术涉及电子电路
，特别涉及一种驱动电路。

技术介绍

[0002]芯片用于处理数据输出控制外部负载的驱动信号，但芯片结构尺寸小，其内部的输出驱动信号的信号节点为小电容负载，而外部负载中的容性负载为大电容负载，芯片内的普通信号输出不足以驱动大电容负载，需要设置相应的驱动电路，将芯片的低驱动能力的输出转换为高驱动能力的。
[0003]驱动电路根据使能信号控制数据信号的输出，输出的驱动信号利用电源电压和参考地电压提供对外部负载的驱动，其中，大电容负载会反过来作用至驱动电路，使其电源电压和参考地电压产生波动，使输出的驱动信号在翻转时产生振铃问题。

技术实现思路

[0004]鉴于上述问题，本专利技术的目的在于提供一种驱动电路，从而降低负载对驱动电路的电源和参考地的干扰，提高驱动电路的输出态的稳定性。
[0005]根据本专利技术的一方面，提供一种驱动电路，用于将输入端接收的数据信号转换成驱动信号且在输出端提供所述驱动信号，以驱动容性负载，所述驱动电路包括：
[0006]第一驱动单元，所述第一驱动单元在第一使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供第一输出信号；以及
[0007]至少一个第二驱动单元，所述至少一个第二驱动单元在各自的第二使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供各自的第二输出信号，
[0008]其中，所述驱动信号为所述第一输出信号和所述第二输出信号的叠加信号，
[0009]所述至少一个第二驱动单元在所述驱动信号达到预定电平时关闭。
[0010]可选地，所述至少一个第二驱动单元的每一个均包括：
[0011]正向串联在驱动电源的输出端至参考地之间的第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管的中间节点连接至所述驱动电路的输出端；
[0012]逻辑模块，用于在所述第二使能信号有效时根据所述数据信号控制所述第一晶体管和所述第二晶体管互补导通，并在所述驱动信号达到预定电平时关闭所述第一晶体管和所述第二晶体管。
[0013]可选地，所述至少一个第二驱动单元的每一个将所述驱动信号作为反馈信号提供至所述逻辑模块的输入端。
[0014]可选地，所述逻辑模块包括：
[0015]第一逻辑链电路，用于根据所述反馈信号、所述第二使能信号和所述数据信号提供第一栅极控制信号至所述第一晶体管的控制端；
[0016]第二逻辑链电路，用于根据所述反馈信号、所述第二使能信号和所述数据信号提
供第二栅极控制信号至所述第二晶体管的控制端。
[0017]可选地，所述第一逻辑链电路包括耦接在所述第一逻辑链电路的输入端和输出端或非门，用于根据所述第二使能信号的反相信号、所述反馈信号和所述数据信号输入控制所述第一晶体管的开启和断开。
[0018]可选地，所述第一逻辑链电路还包括耦接在所述或非门的输出端至所述第一晶体管的栅极之间的第三反相器；
[0019]所述第一晶体管为PMOS管，所述第一晶体管的源极连接所述驱动电源，漏极连接至所述驱动电路的输出端。
[0020]可选地，所述第二逻辑链电路包括耦接在所述第二逻辑链电路的输入端和输出端的与非门，用于根据所述第二使能信号、所述反馈信号和所述数据信号控制所述第二晶体管的开启和断开。
[0021]可选地，所述第二逻辑链电路还包括耦接在所述与非门的输出端至所述第二晶体管的栅极之间的第四反相器；
[0022]所述第二晶体管为NMOS管，所述第二晶体管的源极连接参考地，漏极连接至所述驱动电路的输出端。
[0023]可选地，所述第二逻辑链电路包括第二反相器，用于提供所述数据信号的反相信号，且所述至少一个第二驱动单元的第二逻辑链电路共用一个所述第二反相器。
[0024]可选地，所述第一使能信号和各所述第二使能信号各自独立，且根据容性负载的电容大小控制所述至少一个第二驱动单元的开启数量。
[0025]本专利技术提供的驱动电路用于对容性负载的驱动，包括提供第一输出信号的第一驱动单元和提供第二输出信号的至少一个第二驱动单元，该第一输出信号和第二输出信号叠加以提供驱动信号驱动容性负载，第一驱动单元在第一使能信号有效时开启，至少一个第二驱动单元在各自的第二使能信号有效时开启。其中，该至少一个第二驱动单元还在驱动信号达到预定电平时关闭，可在输出的驱动信号的电平达到预定电平时断开负载通过第二驱动单元与驱动电路的驱动电源或参考地的连接，降低负载对驱动电源或参考地的干扰，保障驱动电路的驱动电源和参考地提供的电平输出稳定性，保障驱动电路的正常工作，进而提高对容性负载的驱动效果。且可同时开启所有的驱动单元，根据反馈信号控制第二驱动单元的及时关断，降低干扰的同时可保障驱动输出的速度。
[0026]数据信号通过反相后参与驱动的控制，保障了门电路的翻转对输入信号的电平要求，保障或非门和与非门的正常工作，保障控制效果，保障驱动转换效果。
[0027]第一使能信号和各第二使能信号各自独立，便于根据容性负载的电容大小调整参与驱动输出的驱动单元的数量，进一步降低干扰，提高驱动效果。
附图说明
[0028]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0029]图1示出了根据现有技术的基本驱动单元的结构示意图；
[0030]图2示出了根据现有技术的第一种驱动电路的结构示意图；
[0031]图3示出了根据现有技术的第二种驱动电路的驱动单元的结构示意图；
[0032]图4示出了根据现有技术的第三种驱动电路的结构示意图；
[0033]图5和图6分别示出了根据本专利技术实施例的驱动电路及其第二驱动单元的结构示意图；
[0034]图7和图8分别示出了现有技术的驱动电路和本专利技术实施例的驱动电路的部分信号的仿真波形图。
具体实施方式
[0035]以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0036]下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。
[0037]图1示出了根据现有技术的基本驱动单元的结构示意图。
[0038]如图1所示，现有技术的基本驱动单元10包括第一晶体管P1、第二晶体管N1，第一晶体管P1和第二晶体管N1依次串联在驱动电源与参考地之间，第一晶体管P1和第二晶体管N1的中间节点为驱动信号输出端，提供驱动信号PAD输出，第一晶体管P1和第二晶体管N1的栅极分别连接逻辑模块101中的第一逻辑链电路和第二逻辑链电路，第一逻辑链电路和第二逻辑链电路均接收使能信号EN和数据信号DATA，根据使能信号EN控制数据信号DATA的输出(即在使能信号EN有效时控制基本驱动单元10开启)，根据数据信号DATA分别本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动电路，用于将输入端接收的数据信号转换成驱动信号且在输出端提供所述驱动信号，以驱动容性负载，所述驱动电路包括：第一驱动单元，所述第一驱动单元在第一使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供第一输出信号；以及至少一个第二驱动单元，所述至少一个第二驱动单元在各自的第二使能信号有效时开启，从所述驱动电路的输入端接收所述数据信号，以及在所述驱动电路的输出端提供各自的第二输出信号，其中，所述驱动信号为所述第一输出信号和所述第二输出信号的叠加信号，所述至少一个第二驱动单元在所述驱动信号达到预定电平时关闭。2.根据权利要求1所述的驱动电路，其中，所述至少一个第二驱动单元的每一个均包括：正向串联在驱动电源的输出端至参考地之间的第一晶体管和第二晶体管，所述第一晶体管与所述第二晶体管的中间节点连接至所述驱动电路的输出端；逻辑模块，用于在所述第二使能信号有效时根据所述数据信号控制所述第一晶体管和所述第二晶体管互补导通，并在所述驱动信号达到预定电平时关闭所述第一晶体管和所述第二晶体管。3.根据权利要求2所述的驱动电路，其中，所述至少一个第二驱动单元的每一个将所述驱动信号作为反馈信号提供至所述逻辑模块的输入端。4.根据权利要求3所述的驱动电路，其中，所述逻辑模块包括：第一逻辑链电路，用于根据所述反馈信号、所述第二使能信号和所述数据信号提供第一栅极控制信号至所述第一晶体管的控制端；第二逻辑链电路，用于根据所述反馈信号、所述...

【专利技术属性】
技术研发人员：杨小龙，李建球，刘大海，马亮，郭美玲，
申请(专利权)人：珠海博雅科技股份有限公司，
类型：发明
国别省市：