接触孔的制造方法技术

本发明专利技术披露一种接触孔的制造方法。提供一半导体基底，其具有一导电区域，于该半导体基底及该导电区域上沉积一介电层，接着于该介电层上涂布一蚀刻抵挡层、一含硅层以及一光致抗蚀剂层。随后，进行一光刻工艺，于该光致抗蚀剂层中形成一第一开口，再利用该光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该含硅层，以于该含硅层中形成一具有渐缩倾斜侧壁的第二开口，然后，分别利用该含硅层以及该蚀刻抵挡层作为蚀刻屏蔽，经由该第二开口蚀刻该蚀刻抵挡层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导电区域。

【技术实现步骤摘要】

本专利技术涉及半导体工艺领域，特别是涉及一种在半导体晶片上形成接触孔等开口的工艺。本专利技术尤其适合应用在线宽在65纳米或者45纳米以下的半导体工艺。
技术介绍
随着集成电路的线宽不断地缩小，半导体元件的微小化已进入到深次微 米以及纳米等级，而单一 芯片上的半导体元件的密度越大表示元件之间的间 隔也就越小，这使得接触孔的制作越来越困难。尤其当半导体元件的线宽达 到65纳米，甚至45纳米等级时，要制作出如接触孔、介层洞与沟槽等开口， 特别是高深宽比(aspect ratio)的开口 ，难度日益升高。目前接触孔蚀刻工艺多半是利用光致抗蚀剂屏蔽法(photoresist mask approach)与硬屏蔽法(hard mask approach)两种方式进行。其中，光致抗蚀剂 屏蔽法因黄光工艺在193纳米光致抗蚀剂上的光学限制，在65纳米线宽的 ，间距(pitch)为180至200纳米的光学限制，只能给予在 线约120纟内米的显影后关4走尺寸(after development inspect critical dimension, ADICD)，并且为了增加光致抗蚀剂聚焦景深(depth of focus, DOF)的余裕度， 必须将193纳米光致抗蚀剂的厚度进一步减少及薄化，但也因此造成后续蚀 刻时的难度。此外，现有的光致抗蚀剂屏蔽法仍然存有标准波(standardwave) 以及碗形轮廓(bowling profile)等缺点。现有的硬屏蔽法则通常使用金属或金属合金作为蚀刻硬屏蔽，但是却会 增加工艺的复杂性。除了必须考虑硬屏蔽本身的材料是否耐蚀刻以外，硬屏 蔽在沉积时是否影响前层，例如，对已形成有硅化4臬金属层的元件而言，其 后续硬屏蔽在沉积时的温度即不适合超过400°C，以及在蚀刻后剩下的硬屏 蔽层是否容易去除等等，都是必须额外考虑的因素。由此可知，现有技艺关于形成接触孔的方法仍有诸多缺点待改善，该技 术领域特别需要一种改良的接触孔制作方法，其可以避免使用到金属硬屏 蔽，同时达到所要的蚀刻后关键尺寸(after etch inspect critical dimension, AEICD)以及接触孔轮廓。
技术实现思路
本专利技术的主要目的在提供一种改良的，以解决上述现 有技艺的问题。根据本专利技术的优选实施例，本专利技术披露一种。首先， 提供一半导体基底，其上具有至少一导电区域；于该半导体基底以及该导电 区域上沉积一介电层；接着，于该介电层上涂布一蚀刻抵挡层；于该蚀刻抵 挡层上涂布一含硅硬屏蔽及抗反射(SHB)层；接着，于该SHB层上涂布一光 致抗蚀剂层；随后，进行一光刻工艺，于该光致抗蚀剂层中形成一第一开口， 其具有一显影后关键尺寸(ADICD);再利用该光致抗蚀剂层作为一蚀刻屏 蔽，经由该第一开口蚀刻该SHB层，以于该SHB层中形成一具有渐缩倾斜 侧壁的第二开口，其底部具有一蚀刻后关键尺寸(AEICD),且该AEICD约为 该ADICD的40%至80%;然后，分别利用该SHB层以及该蚀刻抵挡层做为 蚀刻屏蔽，经由该第二开口蚀刻该蚀刻抵挡层以及该介电层，以于该介电层 中形成一接触孔，暴露出部分的该导电区域。才艮据本专利技术的另一优选实施例，本专利技术披露一种。首 先，提供一半导体基底，其上具有至少一导电区域，接着，于该半导体基底 以及该导电区域上沉积一介电层，接着，于该介电层上涂布一下层光致抗蚀 剂层；烘烤固化该下层光致抗蚀剂层，接着，于该下层光致抗蚀剂层上涂布 一含硅硬屏蔽及抗反射(SHB)层，接着，于该SHB层上涂布一上层光致抗蚀 剂层，该上层光致抗蚀剂层的厚度小于该下层光致抗蚀剂层的厚度，接着， 进行一光刻工艺，于该上层光致抗蚀剂层中形成一第一开口，接着，利用该 上层光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该SHB层，以于 该SHB层中形成一具有渐缩倾斜侧壁的第二开口，接着，分别利用该SHB 层以及该下层光致抗蚀剂层做为蚀刻屏蔽，经由该第二开口蚀刻该下层光致 抗蚀剂层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导 电区域。根据本专利技术的另一优选实施例，本专利技术披露一种，首 先，提供一半导体基底，其上具有至少一导电区域，接着，于该半导体基底以及该导电区域上沉积一蚀刻停止层，接着，于该蚀刻停止层上沉积一介电层；于该介电层上涂布一下层光致抗蚀剂层，接着，烘烤固化该下层光致抗 蚀剂层；于该下层光致抗蚀剂层上涂布一含硅硬屏蔽及抗反射(SHB)层；于 该SHB层上涂布一上层光致抗蚀剂层，该上层光致抗蚀剂层的厚度小于该 下层光致抗蚀剂层的厚度，接着，进行一光刻工艺，于该上层光致抗蚀剂层 中形成一第一开口，接着，利用该上层光致抗蚀剂层作为一蚀刻屏蔽，经由 该第一开口蚀刻该SHB层，以于该SHB层中形成一具有渐缩倾斜侧壁的第 二开口，接着，分别利用该SHB层以及该下层光致抗蚀剂层做为蚀刻屏蔽， 经由该第二开口蚀刻该下层光致抗蚀剂层以及该介电层，以于该介电层中形 成一接触孔，暴露出部分的该蚀刻停止层，接着，经由该接触孔蚀除该蚀刻 停止层，暴露出部分的该导电区域。为了进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详 细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本专利技术加 以限制。附图说明图1至图5绘示的是本专利技术优选实施例在半导体晶片上形成接触孔等开 口的剖面示意图。图6及图7绘示的是本专利技术另一优选实施例的剖面示意图。图8绘示的是含硅的有机高分子聚合物或聚硅物的示意图，其具有一发 色基团(chromophore group)以及一 交联基团(crosslinkable group)。 简单符号说明1半导体晶片.12导电区域 14介电层 18含硅硬屏蔽层 22开口 34接触孔具体实施方式请参阅图1至图510 底层13 接触孔蚀刻停止层16 蚀刻抵挡层20 光致抗蚀剂层28 开口其绘示的是本专利技术优选实施例在半导体晶片上形成接触孔等开口的剖面示意图。如图l所示，提供一半导体晶片1，其上具有一底层(base layer) 10，在底层10上具有一导电区域12,其中底层10可以是 一半导体基底，例如，硅基底、硅锗(SiGe)半导体基底、硅覆绝缘 (silicon-on-insulator，SOI)基底等等，此时，导电区域12可以是一电性掺杂区 域，例如，金氧半导体(metal-oxide-semiconductor, MOS)晶体管元件的源极/ 漏极捧杂区域(source/drain doping region)。此外，底层10亦可以是一层间介电(inter-layer dielectric, ILD)层，例如， 掺杂硅玻璃(doped silicate glass)、 二氧化硅或者低介电常数(low-dielectric constant)材料等等，此时，导电区域12可以是一下层金属内连线(lower metal interconnection),例如，以名裏嵌(damascene)工艺包覆形成在底层10内的铜导 线。若导电区域12是以镶嵌工艺形成在介电层中的铜金属，则通常在介电 层与铜金属之间还会有一阻障层，用来避免铜的扩散，^f旦此阻障层并未绘示在图中。在底层10与导电区域12的表面上，覆盖有一本文档来自技高网...

【技术保护点】
一种接触孔的制造方法，包括：提供半导体基底，其上具有至少一导电区域；于该半导体基底以及该导电区域上沉积介电层；于该介电层上涂布蚀刻抵挡层；于该蚀刻抵挡层上涂布含硅层；于该含硅层上涂布光致抗蚀剂层； 进行光刻工艺，于该光致抗蚀剂层中形成第一开口，其具有显影后关键尺寸；利用该光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该含硅层，以于该含硅层中形成具有渐缩倾斜侧壁的第二开口，其底部具有蚀刻后关键尺寸，且该蚀刻后关键尺寸约为该显 影后关键尺寸的４０％至８０％；以及分别利用该含硅层以及该蚀刻抵挡层作为蚀刻屏蔽，经由该第二开口蚀刻该蚀刻抵挡层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导电区域。

【技术特征摘要】

【专利技术属性】
技术研发人员：周珮玉，蔡文洲，廖俊雄，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]