半导体电路、半导体电路的制造方法、电子产品技术

本发明专利技术公开一种半导体电路、半导体电路的制造方法和电子产品，其中，所述半导体电路包括：电路基板；绝缘层，设置于所述电路基板的表面；电路布线层，设于所述绝缘层的表面；多个电路元件，设于所述电路布线层的表面；多个引脚，与所述电路布线层电性连接；密封层，密封层包裹于所述电路元件和所述电路基板，所述引脚的一端从所述密封层的一侧露出；连接层，所述连接层连接于所述密封层的端部，所述连接层设有装配孔，以供紧固件插设，所述连接层的厚度小于所述密封层的厚度，且所述连接层与所述密封层围合形成有避让空间，以容纳紧固件。本发明专利技术技术方案降低了半导体电路封装材料的使用量，同时保证了半导体电路的稳定性和可靠性。同时保证了半导体电路的稳定性和可靠性。同时保证了半导体电路的稳定性和可靠性。

【技术实现步骤摘要】
半导体电路、半导体电路的制造方法、电子产品


[0001]本专利技术涉及电子器件
，特别涉及一种半导体电路和半导体电路的制造方法，以及电子产品。

技术介绍

[0002]半导体电路即模块化智能功率系统MIPS(Module Intelligent Power System)，是一种将电力电子和集成电路技术结合的功率驱动类产品。半导体电路表面通常包括封装层，封装层具有外观面，用于包裹半导体电路的电路元件，电路基板等，以起到保护作用。半导体电路的功率较大，需要连接散热器时，通常在封装层和散热器上分别开设装配孔，然后可以使用紧固件依次旋入封装层和散热器的装配孔，将半导体电路和散热器紧固连接在一起。
[0003]现有的半导体电路，由于封装层的设计过于简单，安装紧固件后，紧固件的螺帽会凸出于半导体电路，使得螺帽容易与外部物件发生相互干扰，影响半导体电路的稳定性和可靠性，且不利于降低封装层的材料用量，从而不利于节约半导体电路的制作成本。

技术实现思路

[0004]本专利技术的主要目的是提供一种半导体电路，旨在使得紧固件的螺帽能收纳于半导体电路，以避免螺帽与外部物件发生互相干扰，以保证半导体电路的稳定性和可靠性。
[0005]为实现上述目的，本专利技术提出的半导体电路，包括：
[0006]电路基板；
[0007]绝缘层，设置于所述电路基板的表面；
[0008]电路布线层，设于所述绝缘层背离所述电路基板的表面；
[0009]多个电路元件，设于所述电路布线层背离所述绝缘层的表面；
[0010]多个引脚，多个所述引脚设于所述电路基板的一侧，且与所述电路布线层电性连接；
[0011]密封层，所述密封层包裹于所述电路元件和所述电路基板，所述引脚的一端从所述密封层的一侧露出；
[0012]连接层，所述连接层连接于所述密封层的端部，所述连接层设有装配孔，以供紧固件插设，所述连接层的厚度小于所述密封层的厚度，且所述连接层与所述密封层围合形成有避让空间，以容纳紧固件。
[0013]可选地，所述连接层包括第一连接层和第二连接层，所述第一连接层和第二连接层分别连接于所述密封层的两对两端，所述第一连接层和第二连接层分别设有所述装配孔。
[0014]可选地，所述密封层的底面与所述连接层的底面平齐，所述密封层的顶面凸出于所述连接层的顶面。
[0015]可选地，所述密封层的顶面与底面之间的间距为L1，所述连接层的顶面与底面之
间的间距为L2，所述L1与L2的比值为2:1
‑
2.5:1。
[0016]可选地，所述半导体电路还包括键合线，所述键合线设于任意两个所述电路元件之间，和/或设于所述电路元件与所述电路布线层之间，所述密封层包裹所述键合线，且所述密封层的顶面与所述键合线的顶部之间的间距L3为0.4mm
‑
0.6mm。
[0017]可选地，所述密封层与所述连接层一体成型。
[0018]可选地，所述密封层包括主体段和过渡段，所述过渡段连接所述主体段和所述连接层，所述过渡段的厚度小于所述主体段的厚度，且大于所述连接层的厚度。
[0019]可选地，所述主体段的端面包括倾斜面，所述倾斜面自所述主体段的顶部延伸至所述过渡段的顶部。
[0020]本专利技术还提出一种半导体电路的制造方法，包括以下步骤：
[0021]提供所述电路基板；
[0022]提供绝缘材料，在所述电路基板的表面制备所述绝缘层；
[0023]提供导电材料，在所述绝缘层的表面制备所述电路布线层；
[0024]在所述电路布线层的相应位置配设所述电路元件和所述引脚；
[0025]在多个所述电路元件之间和/或所述电路元件和所述电路布线层之间设置键合线；
[0026]提供封装模具及密封材料，通过所述封装模具将所述密封材料在所述电路基板、电路元件和键合线的表面形成所述密封层和连接层；
[0027]其中，所述封装模具包括上模和下模，所述上模和下模之间形成有高度不同的连接腔和密封腔，所述上模或下模对应所述连接腔的位置设置有避让柱，所述连接腔和所述密封腔相互贯通，以使所述密封材料注入所述连接腔和所述密封腔后，定型形成厚度不同的所述连接层和所述密封层，且对应所述避让柱的位置形成所述装配孔；所述引脚远离所述电路布线层的一端伸出于所述密封腔，以在脱模后，所述引脚的一端从所述密封层的一侧露出；
[0028]对所述引脚进行切除、成型以形成所述半导体电路，且对成型后的所述半导体电路进行测试。
[0029]本专利技术还提出一种电子产品，包括上述的半导体电路。
[0030]本专利技术的技术方案，半导体电路的封装层由密封层和连接层组成，密封层用于包裹电路元件和电路基板等，连接层用于开设装配孔，以供紧固件连接半导体电路和散热器，由于连接层的厚度小于密封层的厚度，有利于从整体上减少封装层的材料使用量，降低半导体电路的制作成本，而且连接层与密封层围合形成有用于容纳紧固件的避让空间，使得紧固件的螺帽能收纳于半导体电路，以有效的避免了螺帽与外部物件发生互相干扰的情况，保证了半导体电路的稳定性和可靠性，同时还有利于半导体电路的装配保存。
附图说明
[0031]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0032]图1为本专利技术半导体电路一实施例的结构示意图；
[0033]图2为本专利技术半导体电路的剖视结构示意图；
[0034]图3为图2中A处的局部放大图；
[0035]图4为图2中A处的另一局部放大图；
[0036]图5为本专利技术半导体电路进行注塑以形成密封层和连接层的工序图；
[0037]图6为本专利技术智能功能模块安装在散热上的示意图；
[0038]图7为本专利技术半导体电路的制作步骤流程图。
[0039]附图标号说明：
[0040]标号名称标号名称10半导体电路100电路基板200绝缘层300电路布线层400电路元件500引脚600键合线700密封层701避让空间710主体段711倾斜面720过渡段800连接层801装配孔810第一连接层820第二连接层910上模920下模930浇注口20散热器30紧固件
ꢀꢀ
[0041]本专利技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
[0042]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0043]需要说本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体电路，其特征在于，包括：电路基板；绝缘层，设置于所述电路基板的表面；电路布线层，设于所述绝缘层背离所述电路基板的表面；多个电路元件，设于所述电路布线层背离所述绝缘层的表面；多个引脚，多个所述引脚设于所述电路基板的一侧，且与所述电路布线层电性连接；密封层，所述密封层包裹于所述电路元件和所述电路基板，所述引脚的一端从所述密封层的一侧露出；连接层，所述连接层连接于所述密封层的端部，所述连接层设有装配孔，以供紧固件插设，所述连接层的厚度小于所述密封层的厚度，且所述连接层与所述密封层围合形成有避让空间，以容纳紧固件。2.如权利要求1所述的半导体电路，其特征在于，所述连接层包括第一连接层和第二连接层，所述第一连接层和第二连接层分别连接于所述密封层的两对两端，所述第一连接层和第二连接层分别设有所述装配孔。3.如权利要求1所述的半导体电路，其特征在于，所述密封层的底面与所述连接层的底面平齐，所述密封层的顶面凸出于所述连接层的顶面。4.如权利要求1所述的半导体电路，其特征在于，所述密封层的顶面与底面之间的间距为L1，所述连接层的顶面与底面之间的间距为L2，所述L1与L2的比值为2:1
‑
2.5:1。5.如权利要求1所述的半导体电路，其特征在于，所述半导体电路还包括键合线，所述键合线设于任意两个所述电路元件之间，和/或设于所述电路元件与所述电路布线层之间，所述密封层包裹所述键合线，且所述密封层的顶面与所述键合线的顶部之间的间距L3为0.4mm
‑
0.6mm。6.如权利要求1所述的半导体电路，其特征在于，所述密封层与所述...

【专利技术属性】
技术研发人员：冯宇翔，左安超，谢荣才，张土明，
申请(专利权)人：广东汇芯半导体有限公司，
类型：发明
国别省市：