扇出型封装结构及其形成方法技术

本发明专利技术的实施例提供了一种扇出型封装结构，包括：并排设置的第一电子元件和第二电子元件；伪芯片，连续地覆盖第一电子元件和第二电子元件，在伪芯片和第一电子元件、第二电子元件接合的交界面上，第一电子元件的硅和第二电子元件的硅与伪芯片的硅之间的晶格是连续的。本发明专利技术的目的在于提供一种扇出型封装结构及其形成方法，以提高扇出型封装结构的良率。以提高扇出型封装结构的良率。以提高扇出型封装结构的良率。

【技术实现步骤摘要】
扇出型封装结构及其形成方法


[0001]本申请的实施例涉及扇出型封装结构及其形成方法。

技术介绍

[0002]在扇出型封装结构中，封装件中各材料结构的热膨胀系数(CTE)不匹配，因此在热循环过程中的热应力影响下会有翘曲现象，由于无法直接释放此热应力，因此容易在刚性较低的结构总发生破裂，进而延伸破坏相邻结构。

技术实现思路

[0003]针对相关技术中存在的问题，本专利技术的目的在于提供一种扇出型封装结构及其形成方法，以提高扇出型封装结构的良率。
[0004]为实现上述目的，本专利技术的实施例提供了一种扇出型封装结构，包括：并排设置的第一电子元件和第二电子元件；伪芯片，连续地覆盖第一电子元件和第二电子元件，在伪芯片和第一电子元件、第二电子元件接合的交界面上，第一电子元件的硅和第二电子元件的硅与伪芯片的硅之间的晶格是连续的。
[0005]在一些实施例中，伪芯片和第一电子元件、第二电子元件之间具有气隙。
[0006]在一些实施例中，还包括：填充层，位于第一电子元件和第二电子元件之间。
[0007]在一些实施例中，伪芯片还接合填充层。
[0008]在一些实施例中，伪芯片和填充层之间具有间隙。
[0009]在一些实施例中，第二电子元件包括设置在外围的封装层，封装层的与填充层接触的部分与伪芯片隔开。
[0010]在一些实施例中，封装层的与填充层接触的部分的顶面与填充层的顶面齐平。
[0011]在一些实施例中，还包括：线路层，位于第一电子元件和第二电子元件下方，第一电子元件的第一连接件和第二电子元件的第二连接件接合线路层。
[0012]在一些实施例中，填充层还位于第一电子元件、第二电子元件与线路层之间，填充层包覆第一连接件和第二连接件。
[0013]在一些实施例中，还包括：模制化合物，位于线路层上并且包覆第一电子元件及第二电子元件的外侧壁。
[0014]本申请的实施例还提供一种形成扇出型封装结构的方法，包括：将第一电子元件和第二电子元件设置在线路层上；形成包覆第一电子元件和第二电子元件的填充层；形成包覆第一电子元件、第二电子元件和填充层的模制化合物；研磨第一电子元件的上表面和第二电子元件的上表面，使第一电子元件的上表面和第二电子元件的上表面的表面平坦度小于50nm；在第一电子元件的上表面和第二电子元件的上表面上形成伪芯片；对第一电子元件、第二电子元件和伪芯片的交界面进行退火。
[0015]在一些实施例中，伪芯片的下表面的粗糙度小于50nm。
[0016]在一些实施例中，退火的温度为150
°
至300
°
。
以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请以特定的方向建构或操作。
[0031]另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
[0032]再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
[0033]扇出型衬底上芯片(FOCOS)封装结构是以扇出线路层/重分布层(RDL)取代传统2.5D(维)的硅插入件，以期望达到低成本的目的，但因RDL厚度较薄，且RDL的材料整体刚性不足，以及RDL的CTE远大于穿通的硅插入件，导致在后续热制程中的翘曲比衬底上晶圆上芯片(Chip
‑
on
‑
Wafer
‑
on
‑
Substrate，CoWos)封装结构大，因此容易在刚性较低的填充层中产生破裂，甚至破裂扩大延伸至RDL内而破坏RDL。若增加RDL厚度或层数，或许可以增加RDL整体强度，但会导致整体翘曲，影响后续制程。而现有的填充材料也无法有效改善产品结构强度不足的问题。
[0034]以下将结附图，对本申请的扇出型封装结构及其形成方法作具体阐述。
[0035]参见图1，将线路层10设置在载体衬底12上。在一些实施例中，线路层10是RDL或晶圆。在一些实施例中，线路层10的CTE是20。在一些实施例中，载体衬底12可以是玻璃载体衬底、陶瓷载体衬底、晶圆等。在一些实施例中，在载体衬底12和线路层10之间具有释放层(未示出)，释放层可以由基于聚合物的材料形成，其可以与载体衬底12一起从将在后续步骤中被去除。在一些实施例中，释放层是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其他实施例中，释放层可以是紫外(UV)胶，当暴露于UV光时会失去其粘合性。释放层可以以液体的形式分配并且固化，可以是层压在载体衬底12上的层压膜，或者可以是类似的。
[0036]参见图2，在线路层10上形成第一电子元件20和第二电子元件22。
[0037]在一些实施例中，第一电子元件20和第二电子元件22是芯片。在一些实施例中，第一电子元件20是特定应用集成电路(ASIC)芯片，第二电子元件22是高带宽存储器(high bandwidth memory,HBM)芯片。在一些实施例中，第一电子元件20和第二电子元件22的CTE为2.8
‑
3。在一些实施例中，多个第二电子元件22位于第一电子元件20周围。
[0038]参见图3，使用填充层30包覆第一电子元件20和第二电子元件22。在一些实施例中，第一电子元件20和第二电子元件22通过填充层30隔开。在一些实施例中，填充层30包括或底部填充胶(underfill)在一些实施例中，填充层30还位于第一电子元件20、第二电子元件22和线路层10之间并且包覆第一电子元件20的第一连接件32和第二电子元件22的第二连接件34。在一些实施例中，填充层30还包覆第一电子元件20和第二电子元件22的部分外侧壁。在一些实施例中，填充层30的CTE是20。
[0039]在一些实施例中，填充层30仅位于第一电子元件20和第二电子元件22之间，粘合层(未示出)位于第一电子元件20、第二电子元件22和线路层10之间，第一电子元件20的第一连接件32和第二电子元件22的第二连接件34穿过粘合层。在一些实施例中，填充层30和粘合层的热膨胀系数(CTE)不同。在一些实施例中，粘合层的材料包括聚酰亚胺
(polyimide，PI)。在一些实施例中，粘合层的CTE为20。
[0040]参见图4，形成包覆第一电子元件20、第二电子元件22和填充层30的模制化合物(CPD)40，模制化合物40位于线路层10上。在一些实施例中，模制化合物40的CTE是12。
[0041]参见图5，研磨去除模制化合物40的位于第一电子元件20和第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种扇出型封装结构，其特征在于，包括：并排设置的第一电子元件和第二电子元件；伪芯片，连续地覆盖所述第一电子元件和所述第二电子元件，在所述伪芯片和所述第一电子元件、所述第二电子元件接合的交界面上，所述第一电子元件的硅和所述第二电子元件的硅与所述伪芯片的硅之间的晶格是连续的。2.根据权利要求1所述的扇出型封装结构，其特征在于，所述伪芯片和所述第一电子元件、所述第二电子元件之间具有气隙。3.根据权利要求1所述的扇出型封装结构，其特征在于，还包括：填充层，位于所述第一电子元件和所述第二电子元件之间。4.根据权利要求3所述的扇出型封装结构，其特征在于，所述伪芯片还接合所述填充层。5.根据权利要求3所述的扇出型封装结构，其特征在于，所述伪芯片和所述填充层之间具有间隙。6.根据权利要求5所述的扇出型封装结构，其特征在于，所述第二电子元件包括设置在外围的封装层，所述封装层的与所述填充层接触的部分与所述伪芯片隔开。7.根据权利要求3所述的扇出型封装结构，其特征在于，还包括：线路层，位于所述第一电子元件和所述第二电子元...

【专利技术属性】
技术研发人员：方绪南，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：