一种半导体器件及其制备方法、电子设备技术

本发明专利技术公开一种半导体器件及其制备方法、电子设备，涉及半导件技术领域，用于解决现有内侧墙对源漏间寄生电容的调控作用不明显，导致的源极和漏区之间的寄生电容过大的技术问题。所述半导体器件包括衬底，形成在所述衬底上的源区、漏区以及形成在所述源区和所述漏区之间的多个层叠设置的第一叠层结构；其中，每个所述第一叠层结构包括沟道层以及形成在所述沟道层上的栅极结构，所述沟道层与所述源区和所述漏区相连接，所述栅极结构与所述源区和所述漏区之间均具有内侧墙；所述内侧墙的介电常数小于目标数值。常数小于目标数值。常数小于目标数值。

【技术实现步骤摘要】
一种半导体器件及其制备方法、电子设备


[0001]本专利技术涉及半导件
，尤其涉及一种半导体器件及其制备方法、电子设备。

技术介绍

[0002]目前，CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件在沿着摩尔定律继续微缩的过程中，遭遇了严重的短沟道效应(short channel effect)的影响，因此，需要新的器件结构来应对该挑战。环栅(gate all around)纳米线或纳米片无疑是应对改挑战的最有竞争力的结构形式。
[0003]在环栅(gate all around)纳米线或纳米片中，内侧墙(Inner spacer)用于沟道释放中，阻挡腐蚀过程向源漏的无限扩散。进一步的，内侧墙还用于调控栅极与源漏间寄生电容与寄生电阻的作用。
[0004]但目前，内侧墙对源漏间寄生电容的调控作用不明显，导致源极和漏区之间的寄生电容过大。

技术实现思路

[0005]本专利技术的目的在于提供一种半导体器件及其制备方法、电子设备，用于解决现有内侧墙本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括衬底，形成在所述衬底上的源区和漏区以及形成在所述源区和所述漏区之间的多个层叠设置的第一叠层结构；其中，每个所述第一叠层结构包括沟道层以及形成在所述沟道层上的栅极结构，所述沟道层与所述源区和所述漏区相连接，所述栅极结构与所述源区和所述漏区之间均具有内侧墙；所述内侧墙的介电常数小于目标数值。2.根据权利要求1所述的半导体器件，其特征在于，所述内侧墙为真空结构的内侧墙，所述内侧墙的介电常数为1。3.根据权利要求1所述的半导体器件，其特征在于，所述内侧墙为具有孔洞结构的介质层。4.根据权利要求3所述的半导体器件，其特征在于，所述具有孔洞结构的介质层为具有孔洞结构的氮化硅层、具有孔洞结构的氧化硅层、具有孔洞结构的碳化硅层或具有孔洞结构的碳氮化硅层。5.根据权利要求3所述的半导体器件，其特征在于，所述具有孔洞结构的介质层的制备方法包括低压力化学气相沉积法，或，先采用低压力化学气相沉积法，再采用原子层沉积法，或，物理气相沉积法。6.根据权利要求3所述的半导体器件，其特征在于，所述具有孔洞结构的介质层的介电常数不大于7。7.根据权利要求1
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6任一项所述的半导体器件，其特征在于，所述栅极结构包括金属栅以及环绕在所述金属栅上的高K金属层。8.一种电子设备，其特征在于，包括如权利要求1至7中任一项所述的半导体器件。9.一种半导体器件的制备方法，其特征在于，所述半导体器件的制备方法包括以下步骤：提供衬底；在所述衬底上形成多个层叠设置的第二层叠结构，每个所述第二层叠结构包括沟道层和形成在所述沟道层上的半导体层；沿每个所述半导体层的第一侧至第二测的方向，以及沿每个所述半导体层的第二侧至第一测的方向，刻蚀每个所述半导体层中的部分，得到多个空腔结构；在所述多个空腔结构中形成介质层；在所述衬底的第一区域形成源区，在所述衬底的第二区域形成漏区，每个所述沟道层的第一侧与所述源区相连接，每个所述沟道层的第二侧与所述漏区相连接，每个所述介质层与所述源区或所述漏区相连接；去除剩余的半导体层；在每个所述沟道层上形成金属栅结构，且每个所述金属栅结构形成在相应所述沟道层上的两个所述介质层之间；去除所述介质层，所述金属栅结构与所述源区或漏区之间的空腔形成内侧墙，或，保留所述介质层，所述介质层形成所述内侧墙；其中，所述介质层的介电常数满足目标数值。10.根据权利要求9所述的半导体器件的制备方法，其特征在于，当所述介质层为氮化硅层时，所述去除所述介质层，...

【专利技术属性】
技术研发人员：李俊杰，罗军，王文武，杨涛，李永亮，周娜，高建峰，殷华湘，张静，洪欣，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：