【技术实现步骤摘要】
FinFET的寄生电容测试结构和方法
[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种FinFET的寄生电容测试结构。本专利技术还涉及一种FinFET的寄生电容测试方法。
技术介绍
[0002]FinFET的栅极结构通常采用金属栅(MG)，栅介质层中通常包括高介电常数层(HK)，栅介质层的电学厚度通常需要通过对栅极的电容进行测试并提取。如图1所示，是现有FinFET的结构示意图；现有FinFET包括：FinFET包括栅极结构、由第一导电类型轻掺杂区组成的浅掺杂源区和浅掺杂漏区、侧墙110、由第一导电类型重掺杂区组成的源区105和漏区106、第二导电类型阱区103和由第二导电类型重掺杂区组成的体引出区107。
[0003]所述栅极结构由栅介质层108和栅极导电材料层如金属栅109叠加而成。
[0004]所述第二导电类型阱区103形成于所述鳍体102中。现有中，所述鳍体102通过对半导体衬底如硅衬底101进行图形化刻蚀形成。
[0005]栅极结构覆盖在鳍体102的顶部表面和侧面，第二导电类...
【技术保护点】
【技术特征摘要】
1.一种FinFET的寄生电容测试结构，其特征在于：FinFET包括栅极结构、由第一导电类型轻掺杂区组成的浅掺杂源区和浅掺杂漏区、侧墙、由第一导电类型重掺杂区组成的源区和漏区、第二导电类型阱区和由第二导电类型重掺杂区组成的体引出区；所述栅极结构由栅介质层和栅极导电材料层叠加而成；所述第二导电类型阱区形成于所述鳍体中，栅极结构覆盖在鳍体的顶部表面和侧面，第二导电类型阱区形成于所述鳍体中，被所述栅极结构所覆盖的所述第二导电类型阱区的表面用于形成导电沟道；所述浅掺杂源区和所述浅掺杂漏区自对准形成于所述栅极结构两侧的所述鳍体中且所述浅掺杂源区和所述浅掺杂漏区会延伸到所述栅极结构的底部表面下方；所述侧墙自对准形成于所述栅极结构两侧，所述源区和所述漏区自对准形成在所述栅极结构的两侧的所述侧墙的两侧的所述鳍体中，所述第二导电类型阱区将所述源区、所述漏区和所述体引出区都包覆；在所述源区、所述漏区、所述栅极结构、所述体引出区的顶部都形成有第零层金属层，在所述金属零层顶部形成有第零层通孔，在所述第零层通孔的顶部形成有第一层金属层以上的各层金属层和通孔组成的金属互连结构；所述FinFET的寄生电容测试结构包括多个，在多个所述寄生电容测试结构的形成区域的所述鳍体中形成有第一导电类型阱区；所述寄生电容测试结构中的第一测试结构通过将所述FinFET的所述第二导电类型阱区替换为第一导电类型阱区并同时去除所述浅掺杂源区和所述浅掺杂漏区形成，所述第一测试结构的测试电容为第一测试电容，所述第一测试电容包括第一寄生电容和第二寄生电容，所述第一寄生电容为所述源区或所述漏区和所述栅极结构之间的寄生电容，所述第二寄生电容为所述栅极结构和所述第零层金属层以上金属互连线之间的寄生电容。2.如权利要求1所述的FinFET的寄生电容测试结构，其特征在于：所述寄生电容测试结构还包括第二测试结构，所述第二测试结构通过将所述第一测试结构中所述源区和所述漏区顶部的所述第零层金属层和所述第零层通孔去除后得到，所述第二测试结构的测试电容为第二测试电容。3.如权利要求2所述的FinFET的寄生电容测试结构，其特征在于：所述寄生电容测试结构还包括第三测试结构，所述第三测试结构通过将所述第一测试结构中所述源区和所述漏区顶部的所述第零层通孔去除后得到，所述第三测试结构的测试电容为第三测试电容；所述栅极结构和所述第零层通孔之间形成的第三寄生电容通过所述第一测试电容减去所述第三测试电容得到；所述栅极结构和所述第零层金属层之间形成的第四寄生电容通过所述第三测试电容减去所述第二测试电容得到。4.如权利要求3所述的FinFET的寄生电容测试结构，其特征在于：所述FinFET还包括嵌入式外延层，所述嵌入式外延层形成于所述栅极结构两侧的所述鳍体中，所述源区和所述漏区形成于所述嵌入式外延层中；所述寄生电容测试结构还包括第四测试结构，所述第四测试结构通过将所述第一测试结构中的所述嵌入式外延层去除得到，所述第四测试结构的测试电容为第四测试电容；所述栅极结构和所述嵌入式外延层之间形成的第五寄生电容通过所述第一测试电容减去所述第四测试电容得到。5.如权利要求4所述的FinFET的寄生电容测试结构，其特征在于：所述...
【专利技术属性】
技术研发人员：汪雪娇，石晶，徐翠芹，刘巍，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：
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