能抑制软差错的电阻负载型静态随机存取存储器单元制造技术

在包含两个跨连的反相器的ＳＲＡＭ单元中，每个反射器有第一电阻元件（Ｒ↓［１］，Ｒ↓［２］）和激励ＭＯＳ晶体管（Ｑ↓［ｄ１］，Ｑ↓［ｄ２］），第二电阻元件（ｒ↓［１］，ｒ↓［２］）连接在第一电阻元件与激励ＭＯＳ晶体管之间。一个反相器的激励ＭＯＳ晶体管的栅电极连接在另一反相器的第一电阻元件与第二电阻元件之间。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及金属氧化物半导体(MOS)器件，特别涉及具有电阻负载型单元的静态随机存取存储器(SRAM)。现有的SRAM单元由触发器构成，该触发器是由跨接的第一和第二反相器与连接到触发器的第一和第二结点的转换栅极而构成的。即用高电源供电端与第一结点之间的第一电阻元件，和第一结点与接地端之间的第一激励MOS晶体管构成第一反相器。同样，用高电源供电端与第二结点之间的第二电阻元件和第二结点与接地端之间的第二激励MOS晶体管构成第二反相器。第一结点直接连接到第二激励晶体管的栅电极，因此，第一结点处的电压直接激励第二激励晶体管。同样，第二结点直接连接到第一激励晶体管的栅电极，因此，第二结点处的电压直接激励第一激励晶体管。该已有SRAM将在后面详细说明。然而，上述现有SRAM单元会出现由α射线引起的软差错。即，第一和第二结点是由半导体衬底中的杂质扩散区构成的。因此，当α射线透射进第一和第二结点或其周围时，会引起第一和第二结点处的电压波动，第一和第二激励晶体管的工作状态立即波动，因此，SRAM单元的状态可能翻转。本专利技术的目的是提供一种能抑制α射线引起的软差错的电阻负载型SRAM单元。本专利技术的另一个目的是，降低电阻负载型对称SRAM器件的造价。按本专利技术，包括两个跨接的反相器的SRAM中，每个反相器有第一电阻元件和激励MOS晶体管，第二电阻元件连接在第一电阻元件与激励MOS晶体管之间。一个反相器的激励MOS晶体管的栅电极连接在另一反相器的第一和第二电阻元件之间。因此，即使α射线透射入一个反相器的激励MOS晶体管的杂质扩散区(或漏区)而引起电压波动时，第二电阻元件也抑制了另一反相器的激励MOS晶体管的栅电极处的电压波动。因而，可抑制由α射线引起的软差错。而且，给两个反相器设置两条字线，使两个反相器相对其中心对称地构成。因此，可用两条字线同时构成激励MOS晶体管的栅极，以降低造价。由以下结合附图，对照现有技术所作的说明，可更清楚地理解本专利技术。附图说明图1是现有的SRAM单元的等效电路图；图2A，2B和2C是图1所示连接结构的横截面图；图3是说明图1所示SRAM单元的平面图；图4是说明按本专利技术的SRAM单元的实施例的等效电路图；图5A、6A、7A和8A是说明图4所示SRAM单元的的制造方法的平面图；图5B，6B，7B和8B分别是沿图5A，6A，7A和8A中B-B线的横截面图；图5C，6C，7C和8C分别是沿图5A，6A，7A和8A中C-C线的横截面图；图9是图7B所示连接结构的放大横截面图10A和10B是图9所示连接结构的改型的横截面图；和图11是图7B所示SRAM单元的改型的横截面图。在说明优选实施例之前，将结合图1、2A、2B、2C和3说明现有的SRAM单元。说明现有的SRAM单元的等效电路图的图1中，在字线WL和两根互补的位线BL和BL之间的每个绝缘段上设置一个存储单元。该存储单元由触发器构成，该触发器由两个跨接的反相器，和触发器的结点N1和N2与位线BL和BL之间的两个N-沟道转换MOS晶体管Qt1和Qt2构成。在电源供电端VCC与接地端GND之间串联连接电阻元件R1和激励MOS晶体管Qd1，构成一个反相器。同样，在电源供电端VCC与接地端GND之间串联连接电阻元件R2和励MOS晶体管Qd2，构成一个反相器。而且，电阻元件R1与激励晶体管Qd1之间的结点N1连接到激励晶体管Qd2的栅极上，因此，激励晶体管Qd2被结点N1处的电压所激励。同样，电阻元件R2激励晶体管Qd2之间的结点N2连接到激励晶体管Qd2的栅极，所以激励晶体管Qd1被结点N2处的电压所激励。当字线WL处的电压构成高电压，使转换晶体管Qt1和Qt2导通时，数据由位线BL和BL写入结点N1和N2，或将数据从结点N1和N2读出到位线BL和BL。下面结合图2A，2B和2C说明构成图1所示结点N1的连接结构。注意，结点N2与N1有相同构形。图2A中，(见JP-A-63-193558)氧化硅栅层102和用作激励晶体管Qd2的栅电极的多晶硅层103形成在P型硅衬底101上。而且，在硅衬底101中形成用作激励晶体管Qd1的漏区的N+型杂质扩散区104。还依次形成绝缘层105，用作电阻元件R1的多晶硅层106和绝缘层107。绝缘层105和107中打出连接孔，多晶硅连接结构108埋入连接孔内。这种情况下，多晶硅层106(R1)是有低的杂质浓度，因此，多晶硅层106(R1)的电阻值较高，而多晶硅连接结构108有高的杂质浓度，因此，多晶硅连接结构108的电阻值相对较低。因此，图2A中，由于激励晶体管Qd2的栅电极通过低电阻的多晶硅连接结构108连接到激励晶体管Qd1的漏区，激励晶体管Qd2的栅电极与激励晶体管Qd1的漏区之间的电阻值基上为零。图2B中，(见JP-A-5-90540)，在P-型硅衬底201上形成厚场氧化硅层202和氧化硅栅层203。而且，在硅衬底201中形成作为激励晶体管Qd1的漏区的N+型杂质扩散区204。还形成用作激励晶体管Qd2的栅电极的多晶硅层205。之后，形成绝缘层206和207。绝缘层206和207中打出连接孔，多晶硅连接结构208埋在连接孔内。之后，形成用作电阻元件R1的多晶硅层209。这种情况下，多晶硅层209(R1)有低的杂质浓度，因此，多晶硅层209(R1)的电阻值较高，而多晶硅连接结构208有高的杂质浓度，因此，多晶硅连接结构208电阻值相对较低。因此，图2B中，由于激励晶体管Qd2的栅电极直接连接到激励晶体管Qd1的漏区，激励晶体管Qd2的栅电极与激励晶体管Qd1的漏区之间的电阻值基本上为零。图2C中(见，JP-A-5-90540)，除去了图2B中的低电阻值多晶硅层208，所以，多晶硅层209(R1)也直接连接到激励晶体管Qd1的漏区。因此，即使在图2C中，由于激励晶体管Qd2的栅电极直接连接到激励晶体管Qd1的漏区，所以激励晶体管Qd2的栅电极与激励晶体管Qd1的漏区之间的电阻值基本上为零。但是，图1、2A、2B和2C中，如上所述，SRAM单元会出现α射线引起的软差错。即，当α射线透射入激励晶体管Qd2的漏区104或其周围时，激励晶体管Qd2的漏区处的电压发生波动，之后，激励晶体管Qd1的栅电极103处的电压也立即发生波动。因而，SRAM单元的数据保存特性受到损坏。因此，SRAM单元的状态可能会反相。作为图1的SRAM单元的平面图的图3中，(见JP-A-63-193358)，标号301至306表示N+型杂质区。这种情况下，区域301和304连接到地端GND，区域303和306分别连接到位线BL和BL。激励晶体管Qd1有作为源区的区域301，作为漏区的区域302，和多晶硅构成的栅极电极。同样，激励晶体管Qd2有作为源区的区域304，作为漏区的区域305，和第一多晶硅构成的栅电极。激励晶体管Qd1和Qd2相对于Z表示的中心部位而对称地设置。转换晶体管Qt1有作为源区的区域302，作为漏区的区域303，和用作字线WL的、用多晶硅构成的栅电极。同样，转换晶体管Qt2有作为源区的区域305，作为漏区的区域306，和用作字线WL的、用多晶硅构成的栅电极。转换晶体管Qt1和Qt2相对于中心部位对称地设置。多晶硅构成的电阻元件R1本文档来自技高网...

【技术保护点】
一种静态半导体存储器件，包括：第一和第二电源供电端（ＶＣＣ，ＧＮＤ）；连接到所述第一电源供电端的第一和第二电阻元件（Ｒ１，Ｒ２）；一个第一激励ＭＯＳ晶体管（Ｑｄ１），它有连接到所述第二电阻元件的栅电极（３１），连接到所述第二电源供电端的源，和漏；一个第二激励ＭＯＳ晶体管（Ｑｄ２），它有连接到所述第一电阻元件的栅电极（３２），连接到所述第二电源供电端的源，和漏；一个第三电阻元件（ｒ１），它连接在所述第一电阻元件与所述第一激励ＭＯＳ晶体管的漏之间；一个第四电阻元件（ｒ２），它连接在所述第二电阻元件与所述第二激励ＭＯＳ晶体管的漏之间。２．按权利要求１的器件，其特征是，所述第三和第二电阻元件分别包括第一和第二硅层（８２）。

【技术特征摘要】
JP 1994-10-28 265870/941.一种静态半导体存储器件，包括第一和第二电源供电端(VCC，GND)；连接到所述第一电源供电端的第一和第二电阻元件(R1，R2)；一个第一激励MOS晶体管(Qd1)，它有连接到所述第二电阻元件的栅电极(31)，连接到所述第二电源供电端的源，和漏；一个第二激励MOS晶体管(Qd2)，它有连接到所述第一电阻元件的栅电极(32)，连接到所述第二电源供电端的源，和漏；一个第三电阻元件(r1)，它连接在所述第一电阻元件与所述第一激励MOS晶体管的漏之间；一个第四电阻元件(r2)，它连接在所述第二电阻元件与所述第二激励MOS晶体管的漏之间。2.按权利要求1的器件，其特征是，所述第三和第二电阻元件分别包括第一和第二硅层(82)。3.按权利要求2的器件，还包括一个第一导电类型的半导体衬底；在所述半导体衬底中形成的，与第一导电类型相反的第二导电类型的杂质扩散区(21，22，24，25)，所述杂质扩散区用作第一和第二激励MOS晶体管的源和漏，在所述半导体衬底上形成的第一场绝缘层(2)；在所述半导体衬底上形成的并与所述场绝缘层连接的栅绝缘层(3)，形成在所述场绝缘层上和所述栅绝缘层上的所述第一和第二激励MOS晶体管的栅电极；分别在所述第一和第二激励MOS晶体管的栅电极侧壁上形成的第一和第二侧壁绝缘层(4)，所述侧壁位于所述栅绝缘层上；在所述第一激励MOS晶体管的漏上、所述第二侧壁绝缘层上、和与第二侧壁绝缘层邻近的所述第二激励MOS晶体管的栅电极的上部形成的所述第一硅层；在所述第二激励MOS晶体管的漏上、所述第一侧壁绝缘层上、和与所述第一侧壁绝缘层邻近的所述第一激励MOS晶体管的栅电极的上部形成的所述第二硅层。4.按权利要求2的器件，还包括一个第一导电类型的半导体衬底(1)；在所述衬底中形成的、与所述第一导电类型相反的第二导电类型的杂质扩散区(21，22，24，25)，所述杂质扩散区用作所述第一和所述第二激励MOS晶体管的源和漏；和在所述半导体衬底上形成的一个场绝缘层(2)，形成在所述场绝缘层上的所述第一和第二激励MOS晶体管的栅电极；在所述第一激励MOS晶体管的漏上、所述场绝缘层上、所述侧壁上、和所述第二激励MOS晶体管栅电极的上部形成的所述第一硅层；在所述第二激励MOS晶体管的漏上、所述场绝缘层上、侧壁上、和所述第一激励MOS晶体管的栅电极上部形成的所述第二硅层。5.按权利要求2的器件，还包括一个第一导电类型的半导体衬底(1)；在所述半导体衬底中形成的，与第一导电类型相反的第二导电类型的杂质扩散区(21，22，24，25)，所述杂质扩散区用作所述第一和第二激励MOS晶体管的源和漏；和在所述半导体衬底上形成的场绝缘层(2)；在所述场绝缘层上、位于几乎是在所述场绝缘膜边缘处的所述第一和第二激励MOS晶体管的栅电极的侧壁上形成的所述第一和第二激励MOS晶体管的栅电极...

【专利技术属性】
技术研发人员：夏目秀隆，佐藤记史，三谷仁，比留间贵美，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]