采用不接触技术减小单元面积的非易失半导体存储器制造技术

为了在一种不接触类型非易失存储单器获得存储单元面积的有效减小，主位线在列方向上以之字形延伸以致于在存储单元模块的两个相邻列中交替地连接隐埋局部位线。这就允许主位线的数量是一半，因此减小主位线的间隔结果减小存储单元面积。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及到实现较高密度的非易失存储器的，尤其是涉及到用于有效地减小非易失存储器件存储单元面积的技术，例如闪速存储器，利用一种称为“不接触”的方法。非易失存储器单元使用多种存储器单元设计。非易失存储单元的一种类型利用一个电绝缘浮动栅极分离电荷，而且这种类型的存储器单元被称为一种闪速存储器。闪速存储器是一种可编程非易失存储器的新变型，其倍受欢迎是因为它们能够比现存的EPROM(可擦除的编程只读存储器)擦除与编程(再编程)快，并且因为它们使用简单的存储单元，因此允许更多的存储器单元存在于一块芯片上。在描述本专利技术之前，我们认为最好参照附附图说明图1到4描述一种可能与本专利技术有关的常规闪速存储器。图1是一个显示在没有提供内部连接存储器单元模块金属线连接之前的部分闪速存储器单元模块的电路示意图。如图2所示，闪速存储器模块用编号10表示，它包括两个相同的以对应于一条虚线14成镜相关系排列的存储器单元12A和12B。因此，为了简化表示仅仅描述存储器单元12B。该存储器单元12B包括多个成对的浮动栅极晶体管16aa-16ab，16ba-16bb，...，16na-16nb，每个提供在行方向上。每对浮动栅极晶体管被形成以致于在这种特殊情况下呈现漏极-源极-漏极的结构，其中一个单独源极扩散由两列浮动栅极晶体管共享。五个延伸的隐埋扩散区18a-18e以并列与列方向形成在一个半导体基片(没有显示)上。尤其是，这些扩散区域18a-18e的每个都用来形成漏极区以及局部位线，同时每个扩散区域18a-18e都用来在每个浮动栅极晶体管的漏极与源极之间形成一个沟道。另一方面，延伸的扩散区18c被利用形成存储器单元的源极区域和还有一条源极连接线。这些延伸的扩散区18a-18e被多个后面提到的金属线掩盖。再者，多个字线Wa-Wn以垂直于每个延伸的扩散区18a-18e的方式(即，在行方向上)形成，并且连接到相应的存储器单元晶体管16aa，16ab，...，16nb的栅极。还有，提供的列选择晶体管20a和20b它们的开/关操作是由出现在列选择线22上的列选择信号控制的。两个位线接触点24a和24b分别提供用于连接位线18a和18e到相应的主(或总)位线如后面描述的。在其它(即，上面)单元12A中的多个元件用对应于12A下面部分相同的编号(符号)加上撇号来表示。图2是显示多个在位线接触点24a和24b附近的存储器单模块元布局的一个示意图。图2所示的排列在参考图1的电路时容易理解，因此为了简洁图2的布局将不做描述。图3是显示两条主位线30a和30b与一条源极线32的一个电路图，它们是附加在图1所示的电路上的。虽然从图3并不是很清楚，主位线30a和30b经过一个合适的绝缘层(没有显示)提供在隐埋扩散区18a-18e上。主位线30a和30b分别通过列选择晶体管20a和20b连接到局部位线18a和18b。另一方面，主源极线32还提供在隐埋局部源极线18c上。图4是显示图3中已经显示电路的多个存储器单模块元布局的示意图。大家应该明白主位线30a和30b与主源极线32分别经过一个合适的绝缘层(没有显示)提供在隐埋扩散区18a，18c和18e上。一个称作“不接触”的阵列是通过在列方向上隐埋扩散内部连接存储器单元的阵列，并且该阵列与每个预定行数有一个接触点。因此，在该隐埋与主位线之间接触点的消除引起一个存储单元面积的压缩。上述不接触的EPROM存储单元的漏极-源极-漏极结构公开在美国专利号No.5,526,307，美国专利号No.5,691,938或者日本公开专利申请号No.6-283721中。如已有技术中所述，对于编程和擦除操作存在两种典型的方法。即，一种方法是利用沟道热电子注入来编程而利用福勒尔-诺尔德哈姆(Fowler-Nordheim)隧道来擦除，而且其它方法编程和擦除两者都用福勒尔-诺尔德哈姆(Fowler-Nordheim)隧道。在任何一种情况下，电子都是通过施加一个电压给源极或漏极提取的。因此，为了不干扰执行不编程或擦除的存储单元，列晶体管20a，20b，20a＇，20b＇被安排在靠近位线接触点24a和24b。如图4所示，常规存储器单元阵列构成如主位线30a和30b与主源极线32分别形成在隐埋局部位线18a和18e与隐埋局部源极线18c上的结构。这就是说不可能使存储单元在字线方向上(即，行方向上)的间距变窄超过主位/源极线(即，金属线)30a，30b，和32的间隔。换句话讲，为了按比例缩减存储单元，必须使金属线的间隔变窄。本专利技术的目的是提供一种不接触的非易失半导体存储器件，其特点是有效地减小存储单元面积。总之，该目的是通过改进的技术达到的，为了实现在一个不接触型非易失存储器中存储单元面积的有效地减小，主位线在连接到隐埋局部位线的列方向在存储单元模块的两个相邻列中交替地之字形延伸。这就允许只有一半的主位线，因此减小了主位线的间隔结果减小了存储单元的面积。本专利技术的特点和优点从下面结合所提实施例参照附图的详细描述将更清楚，在这些图中同样的部件采用同样的参考编号，并且在这些图中图1是一个显示一种常规存储单元模块的电路示意图；图2是一个显示存储单元模块邻近位线接触点的布局示意图，每个存储单元模块对应于图1所示的模块；图3是一个示意地显示加到图1的电路的两条主位线和一条主源极线附电路图；图4是一个显示存储单元模块的布局示意图，在图3中已经显示了每个电路；图5是一个示意地显示根据本专利技术第一实施例的存储单元模块的电路图；图6是一个示意地显示在行方向排列的多个存储单元的电路图，每个模块在图5中图解说明；图7是一个示意地显示图6排列的部分布局图；图8是一个示意地显示为了更好地理解本专利技术第一实施例的存储单元模块的布局图；图9是一个示意地显示附加到图6的电路的主位线和主源极线电路图；图10是一个显示图9中所示电路的存储单元模块的布局图11A到11F是为描述与第一实施例相关的一个存储单元的制造步骤的示意图；图12是一个示意地显示根据本专利技术第二实施例的存储单元模块的电路图；图13是一个显示图12的布局的示意图；图14是一个示意地显示为了更好地理解本专利技术第二实施例的存储单元模块的布局图；以及图15是一个显示具有形成的金属线的存储单元模块的布局图。本专利技术的第一实施例将参照附图5-10和11A-11F描述。为了描述简单，在图1-4已经提到的有关元件或部分，在其余图中用相同的编号(符号)标明。如图5所示，一个闪速存储单元模块，一般用编号11表示，其包括两个以对应于一条位线接触点(金属到扩散接触点)24对称形式排列的存储器单元13A和13B。因此，作为公开的文章，为了简化起见，该描述仅集中在存储单元13B。存储单元13B包括多个成对的每个都在列方向上提供的浮动栅极晶体管16aa-16ab，16ba-16bb，，16xa-16xb。每对浮动栅极晶体管16被形成为以致于呈现上述常规情况中的漏极-源极-漏极的结构。五个延伸的“隐埋”扩散区18a-18e在平行于列方向上形成在一个半导体基片(没有示出)上。这些扩散区(扩散的)18a-18e已经参照图1描述，为了简化，这些描述不再重复。再者，如在常规情况下，多个字线Wa-Wn以垂直于每个延伸的扩散区18a-18e的方式(本文档来自技高网...

【技术保护点】
一种不接触非易失存储器件，其特征在于包括：多个存储单元模块列，每列存储单元模块包括两列存储单元，每列存储单元的存储单元通过一条隐埋局部位线和一条隐埋局部源极线内部连接；以及多个主位线在列方向上以之字形延伸以致于在存储单元模块的两个相 邻列中交替地连接隐埋局部位线。

【技术特征摘要】
JP 1998-3-16 064926/981.一种不接触非易失存储器件，其特征在于包括多个存储单元模块列，每列存储单元模块包括两列存储单元，每列存储单元的存储单元通过一条隐埋局部位线和一条隐埋局部源极线内部连接；以及多个主位线在列方向上以之字形延伸以致于在存储单元模块的两个相邻列中交替地连接隐埋局部位线。2.根据权利要求1所述的不接触非易失存储器件，还包括多个主源极线在列方向上以之字形延伸以致于在存储单元模块的两个相邻列中交替地连接隐埋局部位线。3.根据权利要求1所述的不接触非易失存储器件，其特征在于所述存储单元模块的两个相邻列以将在列方向移动相对于另一个的一半的方式设置。4.根据权利要求1所述的不接触非易失存储器件，其特征在于两个相邻存储单元列的两个存储单元是根据漏极-源极-漏极的结构制造从而共享一个源极区和所述隐埋局部源极线。5.根据权利要求1所述的不接触非易失存储器件，其特征在于所述存储单元模块列的每列包括两个位线...

【专利技术属性】
技术研发人员：中川健一郎，菅原宽，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]