带有保护电路的半导体器件制造技术

一种在其输入／输出端口包括保护电路的半导体器件，其中保护电路包括多个保护ＭＯＳ晶体管。扩散区设置在ｎ型源／漏区与形成于ｐ阱中且用于包围保护晶体管的源／漏区的保护环之间。扩散区是轻掺杂ｐ型或ｎ型并增加与保护晶体管一起形成的寄生双极晶体管的电阻。电阻的增加有助于保护器件防止半导体器件内部电路的ＥＳＤ失效的保护功能。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及带有保护电路的半导体器件，特别涉及能够保护半导体器件内部电路防止其静电击穿的保护晶体管的结构。通常，在制造或检验工序期间，或在电子设备上安装半导体器件的阶段中，当静电电荷进入半导体器件中时，半导体器件的内部电路趋于断路(breaking)。因此，一般在半导体器件的输入/输出端口提供保护晶体管，内部电路通过该保护晶体管连接到外部电路。附图说明图1A和1B表示典型半导体器件的多个输入/输出电路部分中的两个。这些输入/输出电路部分配置在半导体器件芯片的周边部分以便包围内部电路。各输入/输出电路部分由成对的nMOSFET 31和pMOSFET 32构成。如图1A和1B所示，通过叠加在衬底上的互连，选择性地制造输入/输出电路部分作为保护电路或输出缓冲器。或者，将输入/输出电路部分的一部分制备为保护电路，将其余部分形成为输出缓冲器。将参照nMOSFET 31说明这种晶体管的结构。在本实例中，各nMOSFET 31包括四个保护晶体管。通常将漏区14n连接到一对栅极15n上。同样，通常将形成的源区16n连接到一对栅极15n上。通孔13在叠加互连层与下漏区14n或源区16n之间提供相互连接。形成各保护环18n，使其包围漏区14n和源区16n，并将其连接至地线GND(在nMOSFET 31的情况下)。围绕晶体管的保护环18n固定阱或衬底的电位。在nMOSFET 31的情况下，用N+扩散层形成漏区14n和源区16n，用P+扩散层形成保护环18n，和阱11n是P导电型的。作为对比，在pMOSFET 32情况下，用P+扩散层形成漏区14p和源区16p，用N+扩散层形成保护环18p，和阱11p是N导电型的。保护环18p与电源线VDD相连接。图1A是在输入保护电路的情况下输入/输出电路部分的顶视图，图2A是图1A的输入/输出电路部分的等效电路图。nMOSFET 31的漏区14n和pMOSFET 32的漏区14p通过上互连14a一起连接到焊盘22和未示出的内部电路输入缓冲器上。nMOSFET 31的源区16n通过通孔13连接到栅极15n和地线GND上。pMOSFET 32的源区16p通过通孔13连接到栅极15p和电源线VDD上。通过这些连接，输入/输出电路部分起输入保护电路的作用。图1B是在输出缓冲器的情况下输入/输出电路部分的顶视图，图2B是图1B的输入/输出电路部分的等效电路图。nMOSFET 31的漏区14n和pMOSFET 32的漏区14p通过互连14a连接到另一焊盘22上。栅极15n和15p连接到未示出的内部电路输入缓冲器上。当输出预缓冲器具有互补输出线对时，栅极15n和15p通过信号线对连接到输出预缓冲器上。当输出预缓冲器只有一个输出端时，栅极15n和15p通过该单信号线(未示出)连接到输出预缓冲器上。nMOSFET 31的源区16n通过通孔13连接到地线GND上，pMOSFET 32的源区16p通过通孔13连接到电源线VDD上。利用这些连接，输入/输出电路部分起反相器的作用和起保护电路的作用。图2C是输入/输出电路部分的等效电路图，其中的一部分形成为输入保护电路，其余的部分被形成为输出缓冲器。在这种情况下，在各pMOSFET 32和nMOSFET 31的四个晶体管中，两个晶体管用于形成输入保护电路，其余的晶体管用于形成输出缓冲器。与上述情况类似地完成用于形成输入保护电路的连接和用于形成输出缓冲器的连接。也就是说，nMOSFET 31的漏区14n和pMOSFET 32的漏区14p通过互连层14a一起连接到焊盘22上。构成输入保护电路的nMOSFET 31的源区16n通过通孔13连接到其栅极15n和地线GND上。pMOSFET 32的源区16p通过通孔13连接到其栅极15p和电源线VDD上。构成输出缓冲器的晶体管的栅极15n和15p被连接于未示出的内部电路输出预缓冲器上。nMOSFET 31的源区16n通过通孔13连接到地线GND上，pMOSFET 32的源区16p通过通孔13连接到电源线VDD上。利用这些连接，输入/输出电路部分起输入保护电路的作用和输出缓冲器的作用。下面，参照图3A和3B说明由输入/输出电路部分形成的输入保护电路的工作。图3A是nMOSFET 31的保护环18n和与其相邻的保护晶体管的剖面图。图3B是表示保护晶体管的输入/输出特性的曲线图。图3A中，由于用N+扩散层形成漏区14n和源区16n，并且P阱11位于栅极15n之下的部分是P导电型的，因而在栅极15n下形成NPN寄生晶体管12。特别是，漏14n相应于集电极14c，P阱11相应于基极11c，和源16n相应于寄生晶体管12的发射极16c。集电极14c连接于焊盘22上，和发射极16c和保护环18n一起接地。在基极11c与保护环18n之间形成寄生电阻17。在普通状态下，由于没有电压施加于基极11c上，因而寄生电阻17处于断路状态。下面，参照图3B说明保护晶体管的工作原理。横坐标表示发射极-集电极电压(源-漏电压)，纵坐标表示集电极电流。假设因静电荷，正电源电压从焊盘22进入，在集电极14c与发射极16c之间产生强电场，结果在栅极15n附近的漏区14n中(在图3B中的BVDS③)开始击穿。由于这种击穿，小击穿电流从焊盘22流到P阱11并且经寄生电阻17和保护环18n流入大地(图3A中通路①)当小击穿电流流过寄生电阻17时，在寄生电阻17上产生电压，于是基极11c的电位增加。当基极11c的电位相对于发射极16c超过0.6-0.7V(即寄生电阻的阈值电压VBE)时，寄生电阻17导通，结果电流开始从集电极14c通过图3A中的路径②流到发射极16c。在此时的集电极电压将被称为初始击穿电压V1，在此时的集电极电流将被称为集电极电流I1(图3B中的点④)。当寄生晶体管12导通时，发射极-集电极电压骤然下降到快回(snap-back)电压Vsnp，快回电压由寄生晶体管12在图3B中点⑤处的性能决定。当电流因ESD电涌而进一步增大时，电流开始通过寄生晶体管12和寄生电阻17经过图3A中的通路①和②流到地中。可是，由于寄生晶体管12的内阻，如图3B中的快回区所示，发射极-集电极电压随集电极电流增加。当发射极-集电极电压超过寄生晶体管12的耐压时，在图3B中所示的状态⑥寄生晶体管12被毁。图3B中，用Vmax表示寄生晶体管12损坏时的发射极-集电极电压，用Imax表示寄生晶体管12损坏时的-集电极电流。尽管pMOSFET 32的工作与nMOSFET 31的情况相似，但pMOSFET 32的工作与nMOSFET 31的不同之处在于，pMOSFET 32对负电涌电压提供保护，这是因为在pMOSFET 32中形成了PNP寄生晶体管。按这种方式，即使当数量级达几万伏的ESD电涌施加到焊盘22上时，通过包括nMOSFET 31和pMOSFET 32的保护电路，也可将漏14n的电压抑制到几十伏那样低。因此，由于ESD电涌而产生的极高电压不能传输到内部电路，从而可防止内部电路的击穿。在保护电路中，根据寄生电阻17的电阻，初始击穿电压V1改变。为了保护内部电路，电压V1最好尽可能地减小。可是，如果寄生晶体管12响应于普通信号工作，那么内部电路将不起作用。因此本文档来自技高网...

【技术保护点】
一种半导体器件，包括：带有第一导电型或与所述第一导电型相反的第二导电型的衬底区的半导体衬底；第一导电型的阱区，所述阱区形成在所述半导体衬底表面区上且具有第一杂质浓度；设置于所述半导体衬底表面区上且在所述阱区内的所述第一导电型的保护环；具有所述第二导电型且被所述阱区包围的源／漏区的ＭＯＳ晶体管；和设置在所述ＭＯＳ晶体管的所述源／漏区与所述保护环之间的扩散区，所述扩散区是所述第一导电型的且具有低于所述第二导电型的所述第一杂质浓度的第二杂质浓度。

【技术特征摘要】
JP 1998-3-24 075179/981.一种半导体器件，包括带有第一导电型或与所述第一导电型相反的第二导电型的衬底区的半导体衬底；第一导电型的阱区，所述阱区形成在所述半导体衬底表面区上且具有第一杂质浓度；设置于所述半导体衬底表面区上且在所述阱区内的所述第一导电型的保护环；具有所述第二导电型且被所述阱区包围的源/漏区的MOS晶体管；和设置在所述MOS晶体管的所述源/漏区与所述保护环之间的扩散区，所述扩散区是所述第一导电型的且具有低于所述第二导电型的所述第一杂质浓度的第二杂质浓度。2.根据权利要求1所述的半导体器件，其特征在于，所述扩散区是所述第一导电型的并由所述衬底区的一部分形成。3.根据权利要求1所述的半导体器件，其特征在于，所述扩散区包围所述MOS晶体管的所述源/漏区。4.根据权利要求3所述的半导体器件，其特征在于，所述MOS晶体管包括多个保护晶体管，所述扩散区设置于所述多个保护晶体管的一个保护晶体管的所述源区与所述保护环之间...

【专利技术属性】
技术研发人员：平田守央，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]