一种抗辐射加固高压MOSFET器件制造技术

本发明专利技术公开一种抗辐射加固高压MOSFET器件，属于半导体领域，在P型阱区下方设置P型第二重掺杂区，P型第二重掺杂区在埋氧化层的上界面处，不影响N型漂移区及其附近的P型阱区的浓度分布，因此该器件与工艺集成中的其它NMOS器件耐压一致，可以满足电路应用需求。P型第二重掺杂区和器件源极下方的P型第三重掺杂区降低了寄生NPN三极管的基区电阻，提高器件在单粒子辐射环境下寄生三极管开启门限，避免器件发生单粒子烧毁效应。器件体接触的P型第一重掺杂区和源极N型重掺杂区采用短接的结构，缩短单粒子产生的空穴电流的抽取路径，提高器件的抗单粒子烧毁能力。的抗单粒子烧毁能力。的抗单粒子烧毁能力。

【技术实现步骤摘要】
一种抗辐射加固高压MOSFET器件


[0001]本专利技术涉及半导体
，特别涉及一种抗辐射加固高压MOSFET器件。

技术介绍

[0002]辐射环境下，与低压集成电路相比，高压集成电路的高压MOSFET器件由于更高的工作电压和更大的电感和电容负载，更容易产生单粒子效应。在栅极驱动器中，高压MOSFET器件用于提供输出电流。对于高压设备，最受关注的单粒子效应是单粒子烧毁效应和单粒子栅穿效应。当MOSFET偏置在关闭状态时，重离子通过对MOSFET的撞击可诱发破坏性单粒子烧毁效应。当离子入射到MOSFET器件中时，会产生大量的电子
‑
空穴对，并在漂移和扩散的双重作用下形成瞬态电流。当阱电阻上瞬态电流的压降增加到一定值时，MOSFET结构中固有的寄生双极晶体管导通，并发生和维持正反馈，最终导致器件损坏。
[0003]从基极/集电极区域返回的雪崩产生的空穴是维持正反馈过程的关键，该过程可能导致高电流和高电压。因此要使芯片在恶劣的辐照环境中正常工作，必须对集成电路进行抗单粒子加固。

技术实现思路

[0004]本专利技术的目的在于提供一种抗辐射加固高压MOSFET器件，以解决传统高压器件容易发生单粒子烧毁效应的问题。
[0005]为解决上述技术问题，本专利技术提供了一种抗辐射加固高压MOSFET器件，包括P型衬底、P型阱区、P型第一重掺杂区、P型第三重掺杂区、N型漂移区、N型重掺杂区、栅氧化层和栅极多晶硅；所述P型阱区位于所述P型衬底的上方，所述P型阱区和所述P型衬底之间设置有埋氧化层和/或P型第二重掺杂区；所述P型第一重掺杂区位于P型阱区上方，所述P型第三重掺杂区位于所述P型阱区内部的上方；所述N型漂移区设置在所述P型阱区漏端的表面，所述N型重掺杂区分别设置在所述P型阱区和所述N型漂移区的上表面；所述栅氧化层位于所述P型阱区的上界面，所述栅极多晶硅设置在所述栅氧化层顶部。
[0006]可选的，所述P型第一重掺杂区和所述N型重掺杂区短接，并交叠位于所述P型阱区的上表面。
[0007]可选的，所述P型第一重掺杂区设置垂直于所述栅极多晶硅。
[0008]可选的，所述P型阱区和所述P型衬底之间设置有埋氧化层和P型第二重掺杂区时，所述埋氧化层位于所述P型衬底上方，所述P型第二重掺杂区位于所述埋氧化层上方，所述P型阱区位于所述P型第二重掺杂区上方。
[0009]可选的，所述P型第二重掺杂区和所述P型第三重掺杂区的注入剂量范围均是
1E12cm
‑2~1E16cm
‑2。
[0010]在本专利技术提供的抗辐射加固高压MOSFET器件中，在P型阱区下方设置P型第二重掺杂区，P型第二重掺杂区在埋氧化层的上界面处，不影响N型漂移区及其附近的P型阱区的浓度分布，因此该器件与工艺集成中的其它NMOS器件耐压一致，可以满足电路应用需求。P型第二重掺杂区和器件源极下方的P型第三重掺杂区降低了寄生NPN三极管的基区电阻，提高器件在单粒子辐射环境下寄生三极管开启门限，避免器件发生单粒子烧毁效应。器件体接触的P型第一重掺杂区和源极N型重掺杂区采用短接的结构，缩短单粒子产生的空穴电流的抽取路径，提高器件的抗单粒子烧毁能力。本专利技术提供的加固技术也可以应用于体硅高压工艺和PMOS器件，通过p型离子注入工艺和版图设计，提高抗辐射器件的抗单粒子烧毁能力。
附图说明
[0011]图1是本专利技术提供的一种抗辐射加固高压MOSFET器件的结构示意图；图2是本专利技术提供的抗辐射加固高压MOSFET器件第二种实施方式的结构示意图；图3是本专利技术提供的抗辐射加固高压MOSFET器件第三种实施方式的结构示意图；图4是本专利技术提供的抗辐射加固高压MOSFET器件第四种实施方式的结构示意图；图5是传统高压器件和本专利技术提供的抗辐射加固高压MOSFET器件在关态情况下，单粒子辐射产生的泄露电流和晶格温度仿真结果示意图；图6是传统高压器件和本专利技术提供的抗辐射加固高压MOSFET器件在关态情况下，单粒子烧毁阈值电压仿真结果示意图。
具体实施方式
[0012]以下结合附图和具体实施例对本专利技术提出的一种抗辐射加固高压MOSFET器件作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0013]实施例一本专利技术提供了一种抗辐射加固高压MOSFET器件，其结构如图1所示，包括P型衬底11、埋氧化层21、P型阱区31、P型第一重掺杂区32、P型第二重掺杂区33、P型第三重掺杂区34、N型漂移区41、N型重掺杂区42、栅氧化层22和栅极多晶硅52。
[0014]所述埋氧化层21位于所述P型衬底11的上方，所述P型第二重掺杂区33位于所述埋氧化层21的上方，所述P型阱区31位于所述P型第二重掺杂区33的上方；所述P型第三重掺杂区34位于所述P型阱区31内部的上方；所述N型漂移区41设置在所述P型阱区31漏端的表面，所述N型重掺杂区42分别设置在所述P型阱区31和所述N型漂移区41内部的上表面；所述P型第一重掺杂区32位于P型阱区31的上方且位于所述N型重掺杂区42中；所述栅氧化层22位于所述P型阱区31的上界面，所述栅极多晶硅52设置在所述栅氧化层22顶部。
[0015]本专利技术的工作原理为：当高压器件处于单粒子辐照环境下时，所述P型第二重掺杂区33和所述P型第三重掺杂区34增加了NMOS器件的寄生NPN三极管的基区浓度，降低了NMOS器件的寄生NPN三极管的基区电阻，对于给定单粒子辐射产生电流，寄生NPN三极管的发射
结压降更低，因此提高了寄生三极管开启门限，避免器件发生单粒子烧毁效应。所述P型第一重掺杂区32与所述N型重掺杂区42短接，加速了单粒子辐射环境下产生的空穴被快速抽取，避免过高的偏置电压使得寄生三极管提前触发和烧毁，提高器件抗单粒子烧毁能力。
[0016]如图2所述，是抗辐射加固高压器件的第二种实施例，其中，所述P型第一重掺杂区32设置垂直于所述栅极多晶硅52，与沟道和电流方向平行，并与所述N型重掺杂区42短接。单粒子辐照环境下，有利于抽取产生的空穴电流，避免器件提前发生单粒子烧毁效应。
[0017]如图3所述，是抗辐射加固高压器件的第三种实施例，其中，未在P型阱区31内形成P型第二重掺杂区33，减少器件制造成本。所述抗辐射加固高压MOSFET器件包括P型衬底11、埋氧化层21、P型阱区31、P型第一重掺杂区32、P型第三重掺杂区34、N型漂移区41、N型重掺杂区42、栅氧化层22、栅极多晶硅52。针对不同单粒子辐射能力需求，选择不做P型第二重掺杂区33，在减少光刻的同时，也可以不用外延工艺，从而降低工艺制造成本。
[0018]如图4所示，是抗辐射加固高压器件的第四种实施例，其中，P型第二重掺杂区33和P型阱区31依次直接设置在P型衬底11上。所述抗辐射加固高压MOSFET器件包括P型衬底11、P型阱区31、P型第一重掺杂区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗辐射加固高压MOSFET器件，其特征在于，包括P型衬底（11）、P型阱区（31）、P型第一重掺杂区（32）、P型第三重掺杂区（34）、N型漂移区（41）、N型重掺杂区（42）、栅氧化层（22）、栅极多晶硅（52）；所述P型阱区（31）位于所述P型衬底（11）的上方，所述P型阱区（31）和所述P型衬底（11）之间设置有埋氧化层（21）和/或P型第二重掺杂区（33）；所述P型第一重掺杂区（32）位于P型阱区（31）上方，所述P型第三重掺杂区（34）位于所述P型阱区（31）内部的上方；所述N型漂移区（41）设置在所述P型阱区（31）漏端的表面，所述N型重掺杂区（42）分别设置在所述P型阱区（31）和所述N型漂移区（41）的上表面；所述栅氧化层（22）位于所述P型阱区（31）的上界面，所述栅极多晶硅（52）设置在所述栅氧化层（22）顶部。2.如权利要求1所述的抗辐射加固高压MOSFE...

【专利技术属性】
技术研发人员：李燕妃，孙家林，王蕾，丁兵，吴建伟，洪根深，贺琪，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：