CMOS图像传感器及制造方法技术

本发明专利技术提供一种CMOS图像传感器及制造方法，所述CMOS图像传感器包括P型衬底、P型外延层以及多个像素单元，P型外延层形成于P型衬底上，N型埋层、P型钳位层、P型埋层以及P型外延层构成钳位光电二极管，N型埋层、P型钳位层以及P型埋层均形成于P型外延层中，P型钳位层形成于N型埋层上方，P型埋层嵌入到N型埋层中，且P型埋层包括至少两个P型子埋层，至少两个P型子埋层沿P型外延层的深度方向分布。利用形成于N型埋层中的P型埋层，拓展了钳位光电二极管的耗尽区宽度，增大PN结电容，用以提高像素单元的量子效率及满阱容量，以此提高像素单元的灵敏度以及成像性能，并同时使得N型埋层更容易在曝光前被耗尽，减小复位噪声。减小复位噪声。减小复位噪声。

【技术实现步骤摘要】
CMOS图像传感器及制造方法


[0001]本专利技术涉及集成电路领域，特别涉及一种CMOS图像传感器及制造方法。

技术介绍

[0002]随着CMOS图像传感器的发展，其单位面积分辨率屡创新高，这必然会造成像素单元的尺寸和间距的不断缩小。钳位光电二极管(Pinned Photodiode，PPD)作为像素单元的光敏单元，其大小受到了像素单元尺寸的限制，从而影响其光生电子收集的作用，使其在单位时间内收集到的电子数量降低，导致CMOS图像传感器的灵敏度(例如量子效率QE，Quantum Efficiency)下降。
[0003]为此在CMOS图像传感器像素单元分辨率屡创新高的前提下，通过设计高质量的CMOS图像传感器以相应保持或提高像素单元的量子效率是关键。
[0004]业界尝试通过增大PPD的耗尽区宽度，以提高CMOS图像传感器提高像素单元的量子效率。通常采用如下两者方式增大PPD的耗尽区宽度：一是增大TG管(Transfer Gate，传送开关)的电压，但其在增加光生电子的同时也会导致带间隧穿(Band
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【技术保护点】

【技术特征摘要】
1.一种CMOS图像传感器，其特征在于，包括P型衬底、P型外延层以及多个像素单元，所述P型外延层形成于所述P型衬底上，每个所述像素单元包括N型埋层、P型钳位层以及P型埋层，所述N型埋层、P型钳位层、P型埋层以及P型外延层构成钳位光电二极管，所述P型埋层的掺杂浓度大于所述P型外延层的掺杂浓度，所述P型钳位层的掺杂浓度大于所述P型埋层的掺杂浓度，所述N型埋层、P型钳位层以及P型埋层均形成于所述P型外延层中，所述P型钳位层形成于所述N型埋层上方，所述P型埋层嵌入到所述N型埋层中，且所述P型埋层包括至少两个P型子埋层，所述至少两个P型子埋层沿所述P型外延层的深度方向分布。2.根据权利要求1所述的CMOS图像传感器，其特征在于，所述N型埋层包括至少五个N型子埋层，所述至少五个N型子埋层沿所述P型外延层的深度方向分布。3.根据权利要求2所述的CMOS图像传感器，其特征在于，所述N型埋层包括第一N型子埋层、第二N型子埋层、第三N型子埋层、第四N型子埋层以及第五N型子埋层，所述P型埋层包括第一P型子埋层以及第二P型子埋层，所述第一P型子埋层位于所述第一N型子埋层和第三N型子埋层之间，且位于所述第二N型子埋层的一侧，所述第二P型子埋层位于所述第三N型子埋层和第五N型子埋层之间，且位于所述第四N型子埋层的一侧。4.根据权利要求3所述的CMOS图像传感器，其特征在于，所述第一P型子埋层及第二P型子埋层位于所述所述N型埋层的一侧。5.根据权利要求4所述的CMOS图像传感器，其特征在于，所述第一P型子埋层以及第二P型子埋层的掺杂浓度为1.0*10
11
cm
‑3～9.0*10
12
cm
‑3，所述第一N型子埋层、第二N型子埋层、第三N型子埋层、第四N型子埋层以及第五N型子埋层的掺杂浓度为1.0*10
11
cm
‑3～1.0*10
13
cm
‑3，所述P型钳位层的掺杂浓度为1.0*10
11
cm
‑3～9.0*...

【专利技术属性】
技术研发人员：王鹏，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：