基于复合介质栅PN结的全局快门光敏探测器及工作方法技术

本发明专利技术公开了一种基于复合介质栅PN结的全局快门光敏探测器。其单元包括形成在同一P型半导体衬底上方的复合介质栅MOS电容、复合介质栅晶体管和全局快门结构，其中，复合介质栅晶体管包括源漏区、底层绝缘介质层、浮栅、顶层绝缘介质层和控制栅极；复合介质栅MOS电容在衬底上依次设有底层绝缘介质层、浮栅、顶层绝缘介质层和控制栅极；复合介质栅MOS电容的两侧设有全局快门结构，全局快门结构包括P或P+型掺杂隔离区和N+型掺杂区，通过控制N+型掺杂区上的电压实现MOS电容感光时光电子收集的开启与关闭。本发明专利技术能在不额外占用探测器单元空间的情况下，实现探测器的全局曝光功能，并能避免现有浅槽隔离界面处暗电流噪声的影响。能避免现有浅槽隔离界面处暗电流噪声的影响。能避免现有浅槽隔离界面处暗电流噪声的影响。

【技术实现步骤摘要】
基于复合介质栅PN结的全局快门光敏探测器及工作方法


[0001]本专利技术涉及成像探测器件，尤其是红外、可见光波段至紫外波段的成像探测器件的结构、工作机制，具体涉及一种基于复合介质栅PN结全局快门结构的光敏探测器及其工作方法。

技术介绍

[0002]当前常见的CMOS
‑
APS通常由一个感光二极管和三至六个晶体管组成，利用晶体管分工的方式实现更加复杂的功能。CMOS
‑
APS采用X
‑
Y寻址方式读取信号，因此其成像速度较CCD快，同时CMOS
‑
APS与CMOS工艺兼容，易于与外围电路整合。但因其像元中包含多个晶体管，其像元的填充系数低，这使得CMOS
‑
APS的满阱电荷量低，为保证高的成像质量，像元尺寸很难进一步缩小。
[0003]在已有专利CN201210442007.X中，提出了一种基于复合介质栅MOSFET的双晶体管光敏探测器，该探测器既提高了成像质量，又缩小了像元尺寸。但为了使得复合介质栅MOS电容与复合介质栅晶体管实现隔离，采用的是中间构造浅槽隔离区的方式，由于SiO2‑
Si界面存在较多缺陷，在光电子收集过程中会不可避免的引入较多的暗电流。若采用在其周围掺入一层P型隔离区，又会带来满阱电荷变小等问题。此外，该探测器缺少器件内部的全局快门结构，目前成像只能采用卷帘曝光的读取方式，导致动态物体的成像受到严重制约。

技术实现思路

[0004]针对以上现有探测器存在的技术问题，本专利技术提出一种通过PN结实现全局快门的光敏探测器，利用PN结隔离替代原有的浅槽隔离以减少暗电流等效应。本专利技术的另一个目的是提供该光敏探测器的工作方法，通过对PN结加电压的方式，控制曝光过程中光电子的收集通道的开启与关闭，从而实现全局曝光功能。
[0005]为达上述目的，本专利技术探测器采用的技术方案如下：
[0006]基于复合介质栅PN结的全局快门光敏探测器，该探测器的单元包括形成在同一P型半导体衬底上方的复合介质栅MOS电容、复合介质栅晶体管和全局快门结构，其中，复合介质栅晶体管包括源漏区、第一底层绝缘介质层、第一浮栅、第一顶层绝缘介质层和第一控制栅极；复合介质栅MOS电容在衬底上依次设有第二底层绝缘介质层、第二浮栅、第二顶层绝缘介质层和第二控制栅极，所述第一浮栅与第二浮栅相连；所述复合介质栅MOS电容的两侧设有全局快门结构，全局快门结构包括P或P+型掺杂隔离区和N+型掺杂区，其中，N+型掺杂区作为PN结的全局快门电极，通过控制N+型掺杂区上的电压实现MOS电容感光时光电子收集的开启与关闭。
[0007]进一步地，所述复合介质栅MOS电容的每一侧的N+型掺杂区的两侧均设有所述P或P+型掺杂隔离区，其中，靠近复合介质栅MOS电容一侧的掺杂隔离区用于光电子收集开启阶段全局快门结构与复合介质栅MOS电容的隔离，远离复合介质栅MOS电容一侧的掺杂隔离区用于全局快门结构与复合介质栅晶体管的隔离。
[0008]进一步地，所述P或P+型掺杂隔离区在衬底中的深度大于N+型掺杂区在衬底中的深度。
[0009]进一步地，靠近复合介质栅MOS电容一侧的P或P+型掺杂隔离区在衬底中的深度小于远离复合介质栅MOS电容一侧的P或P+型掺杂隔离区在衬底中的深度。
[0010]进一步地，所述探测器的背面设有深槽隔离区，深槽隔离区与用于隔离全局快门结构与复合介质栅晶体管的掺杂隔离区连通。
[0011]进一步地，所述复合介质栅MOS电容的衬底中设有N
‑
型电场调控区，用于光电子收集关闭阶段电场调控电子流入全局快门结构中的N+型掺杂区。
[0012]进一步地，所述N
‑
型电场调控区在衬底中的深度和靠近复合介质栅MOS电容一侧的P或P+型掺杂隔离区在衬底中的深度相同。
[0013]进一步地，所述第一底层绝缘介质层与第二底层绝缘介质层相连，所述第一顶层绝缘介质层和第二顶层绝缘介质层相连，所述第一控制栅极和第二控制栅极相连。
[0014]本专利技术利用上述基于复合介质栅PN结的全局快门光敏探测器的工作方法，包括如下步骤：
[0015](1)光电子的产生：在所述复合介质栅MOS电容的控制栅极上加正压，衬底上加负压，N
‑
型电场调控区与部分体硅的电子在垂直方向电场作用下被耗尽，光照中产生光生电子空穴对；
[0016](2)光电子收集的开启：产生的电子空穴对，在控制栅和衬底垂直方向电场的作用下，光电子被收集到复合介质栅MOS电容下方；
[0017](3)光电子收集的关闭：在所述N+型全局快门电极上施加正压，PN结反偏导致N+型全局快门电极与N
‑
型电场调控区中间的体硅被全耗尽，原先中间体硅处的势垒消失，产生横向电场。在横向电场的作用下，光电子运动到N
‑
型电场调控区会沿N+型全局快门电极漏走而避免被复合介质栅MOS电容收集。
[0018](4)光电子的读出：被收集的光电子改变复合介质栅MOS电容的表面势，进而改变MOS电容的浮栅电势，等效于改变复合介质栅晶体管部分的阈值电压；
[0019](5)光电子的复位：在所述复合介质栅MOS电容的控制栅极加负偏压，衬底和复合介质栅晶体管的源极都接地，一定时间后，原先步骤(2)收集积累的光电子从N+型全局快门电极漏走或被衬底复合。
[0020]本专利技术用于关闭光电子收集以实现全局快门的机理如下：在N+型全局快门电极上施加正压，会使得其与下方P型衬底的PN结反偏，耗尽区延伸，越过P+型隔离区与N
‑
型电场调控区相连，N
‑
型电场调控区电势升高。此时光照产生的光电子在纵向电场作用下向复合介质栅MOS电容表面运动的过程中，经过N
‑
型电场调控区时，会在横向电场的作用下向两边运动，最终从N+型全局快门电极漏走而避免被复合介质栅MOS电容收集，从而实现电子收集通道的关闭。
[0021]本专利技术通过PN结实现全局快门功能，其具体的特点和优越性有：
[0022](1)可实现全局曝光功能：通过合理的加压方式可以为光敏探测器增加全局快门功能，相对于卷帘曝光有利于拓展光敏探测器在动态场景中的运用。
[0023](2)噪声小：相对于浅槽隔离，PN结隔离可以有效避免界面处暗电流噪声的影响，提高成像质量。
[0024](3)面积小：PN结全局快门结构不仅可以实现全局曝光，也可实现电隔离功能，不需要在水平空间上引入格外的隔离结构，节省了空间，充分保证了探测器相对于CMOS
‑
APS的高填充系数优势。
附图说明
[0025]图1为本专利技术光敏探测器的三维结构图；
[0026]图2为图1中沿aa
’
方向的剖面图；
[0027]图3为采用背面深槽隔离的光敏探测器沿图1中aa
’
方向的剖面图；
[0028]图4为图1中沿b本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于复合介质栅PN结的全局快门光敏探测器，该探测器的单元包括形成在同一P型半导体衬底上方的复合介质栅MOS电容、复合介质栅晶体管和全局快门结构，其中，复合介质栅晶体管包括源漏区、第一底层绝缘介质层、第一浮栅、第一顶层绝缘介质层和第一控制栅极；复合介质栅MOS电容在衬底上依次设有第二底层绝缘介质层、第二浮栅、第二顶层绝缘介质层和第二控制栅极，所述第一浮栅与第二浮栅相连；其特征在于，所述复合介质栅MOS电容的两侧设有全局快门结构，全局快门结构包括P或P+型掺杂隔离区和N+型掺杂区，其中，N+型掺杂区作为PN结的全局快门电极，通过控制N+型掺杂区上的电压实现MOS电容感光时光电子收集的开启与关闭。2.根据权利要求1所述的基于复合介质栅PN结的全局快门光敏探测器，其特征在于，所述复合介质栅MOS电容的每一侧的N+型掺杂区的两侧均设有所述P或P+型掺杂隔离区，其中，靠近复合介质栅MOS电容一侧的掺杂隔离区用于光电子收集开启阶段全局快门结构与复合介质栅MOS电容的隔离，远离复合介质栅MOS电容一侧的掺杂隔离区用于全局快门结构与复合介质栅晶体管的隔离。3.根据权利要求2所述的基于复合介质栅PN结的全局快门光敏探测器，其特征在于，所述P或P+型掺杂隔离区在衬底中的深度大于N+型掺杂区在衬底中的深度。4.根据权利要求2所述的基于复合介质栅PN结的全局快门光敏探测器，其特征在于，靠近复合介质栅MOS电容一侧的P或P+型掺杂隔离区在衬底中的深度小于远离复合介质栅MOS电容一侧的P或P+型掺杂隔离区在衬底中的深度。5.根据权利要求2、3或4所述的基于复合介质栅PN结的全局快门光敏探测器，其特征在于，所述探测器的背面设有深槽隔离区，深槽隔离区与用于隔离全局快门结构与复合介质栅晶体管的掺杂隔离区连通。6.根据权利要求1所述的基于复合介质栅PN结的全局快门光敏探测器，其特征在于，所述复合介质栅MOS电容的衬底中设有N

【专利技术属性】
技术研发人员：闫锋，常峻淞，沈凡翔，王子豪，陈辉，李张南，王凯，胡心怡，顾郅扬，柴智，
申请(专利权)人：南京大学，
类型：发明
国别省市：