【技术实现步骤摘要】
可在线编程自动控制用全方位计算机类集成电路本专利技术涉及一种由快擦写存储器(Flash Memory)ETOX和可编程逻辑器件CPLD以及中央处理单元CPU和一些专用单功能器件构成新型计算机系统电路。目前的现有技术中，复杂的高级智能自动控制系统一般都是由数片以上不同功能的集成电路经印制电路板安装连结构成控制核心，有些甚至由数块印制电路板组装而成，这样的控制器不但体积大、功耗高、制造工艺复杂、成本高，而且其功能比较单一，安装维护困难，环境条件要求高，升级换代硬件变动大；加上目前集成电路的可实现功能一般都有可知性和局限性，有一定自动控制电路应用经验的人便能通过IC解密进行产品分析，了解其工作原理，进行仿造，严重影响开发者的有效权益。针对这些问题不少有实力的电子元件开发制造商都在寻求解决之道，并在许多领域都取行了巨大成就，如微处理器的功能和速度不数升级换代，可编程逻辑器件PLD、EPLD、FPGA、CPLD的不断推成出新和存储器EPROM、EEPROM、ETOX等的不断涌现和功能增强完善等，就可见成就非凡，但遗憾的是，智能自动控制虽做为计算机应用的一大主流不断壮大起来，但针对该领域对体积和功耗要求以及产品性价比的特殊性并没有引起电子元件开发制造商家的足够重视，到目前为止，其特色产品单片机的发展速度远不如微处理器的发展势头，只在其运算速度和功能上稍有进步，其可编程接口器件PSD和可编程器件FPGA、EPLD和CPLD的出现虽带来了一定改进，但在体积和耗及保密性三个方面却还不能满足高级智能自动控制领域的需求。另外，与控制器接口的传感器方面，随着光电技术的日益完善，其...
【技术保护点】
由一种只能通过电路引脚进行写和擦除操作，通过引脚写入编程数据，而不能通过电路引脚读出存储数据的内部单向型ＥＴＯＸ存储器做为编程数据支持载体，通过ＳＲＡＭ型可编程内部连线ＰＩ将新型中央处理单元ＣＰＵ，接口计数定时单元ＣＴＵ、数控定时单元Ｄ／Ｔ和输出数据寄存阵ＰＤＲ及扩展数据存储器ＳＲＡＭ和可编程器件编程监控器ＰＰＣ等集成在一个或几个晶片上，封装在一起构成的通用型全方位自动控制专用计算机集成电路，其特征是除ＥＴＯＸ存储器外，其余可编程部件均为ＳＲＡＭ型，其编程数据共同由可编程器件编程监控器统一分配编程，对任意部分编程都可随时做任意性的压缩或扩充，且这些编程工作是在外部不可测试的全封闭状态下进行，可有效防止编程数据泄露和减少集成电路引脚的使用量，是既有类似ＣＰＬＤ的可在线更改配置的灵活性，又不失类似ＥＰＬＤ的保密性的可扩展型全方位自控电路。
【技术特征摘要】
1、由一种只能通过电路引脚进行写和擦除操作，通过引脚写入编程数据，而不能通过电路引脚读出存储数据的内部单向型ETOX存储器做为编程数据支持载体，通过SRAM型可编程内部连线PI将新型中央处理单元CPU，接口计数定时单元CTU、数控定时单元D/T和输出数据寄存阵PDR及扩展数据存储器SRAM和可编程器件编程监控器PPC等集成在一个或几个晶片上，封装在一起构成的通用型全方位自动控制专用计算机集成电路，其特征是除ETOX存储器外，其余可编程部件均为SRAM型，其编程数据共同由可编程器件编程监控器统一分配编程，对任意部分编程都可随时做任意性的压缩或扩充，且这些编程工作是在外部不可测试的全封闭状态下进行，可有效防止编程数据泄露和减少集成电路引脚的使用量，是既有类似CPLD的可在线更改配置的灵活性，又不失类似EPLD的保密性的可扩展型全方位自控电路。2、根据要求1所述的SRAM型可编程器件，在结构上可分为SRAM存储器和SRAM型可编程连线PI两类，SRAM存储器的读写操作的地址及数据线分立，SRAM型可编程连线的编程地址及数据与使用中的输入输出分立，其共同特征是编程工作与应用可相互独立，互不干涉，可在使用的同时对已用过资源进行重新编程，特别是可使用户应用体系中时序型只读SRAM存储器的有限容量得到数倍扩允，能够消除用户数据设置与编程的冲突现象，并能在线更改器件配置，实现不同控制系统功能。3、根据要求1所述的可编程内部连线PI，是用于器件内外那些需随配置变化而改变的功能端或数据端的编程连结，将需随配置变化的端口分片集中在连线阵的输入输出端，由用户根据须要自行编程连结，可编程连线在使用上可分为两类，一类是用于各功能器件间之的相互连结；另一类是用于器件端口与集成电路引脚输入输出端连结；前一类的作用是为在不影响可变连接功能的条件下，不占用电路引脚，后一类是为了优化与外部连结的灵活性及减少不必要的引脚占用量，可编程内部连线在本类器件内的特征是即可减少不必要的集成电路引占用量和对印制电路板布线的要求，又可以防止中间连结点被测试，对内部硬件资源的运用分布及信号传输加密，并具备可在线改变连线的条件。4、根据权利要求1所述的新型中央处理单元，完全改变了传统方案，其结构由两级可编程进位型计数器构成时序周期的大小两种循环，采用只读型SRAM存储器做为主时序指令译码器和时序修正译码器构成指令生成体系，由可编程的加减器，乘除器和高速刷新型CPLD及可编程存储器读操作控制体系构成运算处理体系；采用SRAM型只读存储器以查找表的方式运行，与两级可编程级连计数器结合使用构成指令生成体系的特征是即可在不必进行逻辑运算的小循环中取消逻辑运算时序，又可在修正时序使指令读址量倍增，其修正原理是以在必要时序修改该时序的译码器的读地址，改变输出数据实现指令的修正，可有效简化电路构造和开发程序增强其随意性，且分立的读写操作体系具备隐性扩充译码能力的条件。5、根据权利要求4所述的可编程乘除器，在不同指令下可实现乘除运算的变换和运算时输出数据位的变化，其电路结构采用移位寄存器与累加器经逻辑变换控制的方案，使其结构简单，且运算速度快，每次乘除运算不超过16个时序周期，且能通过指令代码减少不必要的时钟周期和有效输入数位；其特征是将累加器与每个时序下移一位的移位寄存器输出经异或逻辑门后相加，并由相应数据控制在该周期中器是否更新新运算结果，通过累加器与移位寄存器的原码或补码相加而实现乘除运算变换，且其乘积经输出逻辑门有三种输出方式以满足不同的需求。6、根据权利要求4所述的CPLD，其使用结构与常见CPLD相似，只是每个SRAM存储单元较小，且只能作为只读存储器，但在编程结构上采用了宽位编程方案，将其分段后实现多组同步编程，其刷新只需16个可高达10MHz以上的时钟周期，可快速改变逻辑配置，运用于微处理体系中的逻辑运算，可提高其高于传统ALU的逻辑运算能力，在宽位逻辑运算中有高于单纯存储器查找表的优势，可减少对存储器容量的需求，在一般逻辑运算上可完全取代存储器，且其一组输出用于存储器的查表地址参数，对可进行一定规律性逻辑运算，将宽位输入变窄后传送给存储器，以减少不必要的存储器空间占用量，且存储器查表地址及片选由一个与CPLD编程分立的可编程连线PI构成，可灵活改变地址分布，解决资源需求不均等的矛盾，且其编程只需256位数据，逻辑运算单元的特征是以高速刷新型CPLD取代ALU中的逻辑运算部分，使其逻辑运算能力远远超过目前单片机的逻辑运算能力，在很大程度上可取代以前只能通过存储器查找表才能实现的逻辑运算，且CPLD全局更新所需编程数据不多，相同的运算的存储器资源占用量一般都只有单纯存储器表运算的一小部分，加上查表地址分布可随意变化，且部分可来自CPLD的运算结果，因此可使微处理体系中存储器资源的...
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