具有增大栅耦合电容的集成电路制造技术

本发明专利技术涉及一种具有增大的栅耦合电容的集成电路（１００）。所述集成电路（１００）包括具有表面（１１０）的基底（１０２），该基底（１０２）具有一条在所述表面（１１０）下延伸的沟道（１０６）。一种沟道填充材料（１０８）设置于所述沟道（１０６）内并且有一部份（１０９）延伸至所述表面（１１０）上。第一导电层（１１６）与沟道填充材料（１０８）相邻并有一部分（１１８）延伸至所述沟道填充材料（１０８）的部分（１０９）上。一绝缘层沟道填充材料（１２２）处于所述第一导电层（１１６）上而且第二导电层（１２４）与该绝缘层沟道填充材料（１２２）相邻。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
相关专利申请的交互参考本专利技术申请享有先前在1999年8月30日所提出，美国临时专利申请号为60/151,458，标题为35，美国专利码ξ119(e)的专利申请优先权。本专利技术申请涉及下列转给共同受让人的专利技术申请在1999年8月30日提出申请，专利申请号为09/387,710号的“具有改进栅耦合电容的集成电路”；在1999年8月30日提出申请，专利申请号为09/385,534号的“具有对硅化物裂纹(Silicide Crack)阻抗的集成电路”。在附图说明图1和图2中所显示的是闪速内存IC的传统闪速存储单元。图1显示在基底11上的一个单闪速存储单元10沿位线方向的截面图。存储单元10包含有第一晶体管12和第二晶体管14。晶体管12和14分别包含有隧道氧化层(tunnel oxide layer)16，第一多晶硅层18、20，层间电介质层(interpoly dielectric layer)22、24，第二多晶硅层26、28，硅化层30、32和侧壁衬垫34、36。参考图2～7，在此显示传统闪速内存存储单元的制造过程。在图2～7中所显示的是基底11沿字线方向的截面图。基底11包含有在如金属氧化半导体场效应晶体管(MOSFET)、存储单元、或其他装置等装置(未显示)间的浅沟道绝缘结构(Shallow trench isolation，STI)40。STI 40包含有氧化物填充材料42。隧道氧化层16位于基底11上。在第一多晶硅层20中，使第一和第二多晶硅的侧侧面46、48形成图形(patterned)。在上述多晶硅侧侧面46、48及STI 40上设有层间电介质层24。在层间电介质层24上设有第二多晶硅28和硅化层32。现参考图3，首先通过在基底11上提供衬垫氧化层50并于其后生长或沉积氮化层52，来形成STI 40。以STI掩模和蚀刻步骤形成STI凹槽54。现参考图4，在为线型凹槽54提供STI衬垫氧化物56后在沟道内填充PECVD氧化填充材料58(等离子体增强化学气相淀积)。如图5所示，对PECVD氧化填充材料58执行平面化步骤和沟道CMP(化学机械抛光)步骤，以便去除在氮化层52和沿着氮化层52的部分侧边60、62上的氧化物。现参考图6，以氮化物剥离步骤来去除氮化层52。利用牺牲性氧化来去除衬垫氧化层50。其后，在基底11上生长隧道氧化层64。现参考图7，提供第一多晶硅层20。使得层20形成图形(即加掩模及蚀刻)，以形成侧侧面46、48。再次参考图2，在侧侧面46、48上生长层间电介质层24(例如氧化氮化氧化物)。然后沉积第二多晶硅层28，随后沉积硅化层32。在操作中，数据元是储存在多晶硅层18、20(图1)，也称为浮置栅。经由第二多晶硅层26、28来进行对数据元的存取，该第二多晶硅层也称为控制栅极或字线。虽然数据元的电压通常大约为3.3伏特，但必须提供给控制栅极以便存取数据元的电压则大约为9伏特。因此，有一个电荷泵(未显示)位于闪速内存IC上，将晶片的电压从3.3伏特提升至9伏特的目标电压。电荷泵体积大，占据了闪速内存存储单元上相当大的空间，并进一步危及到IC的可靠性。随着设计规则持续降低，电荷泵的尺寸变成晶片设计上的障碍。然而，可通过降低目标电压来降低电荷泵的尺寸。该目标电压可通过降低存储单元的栅耦合比率(α)而降低。栅耦合比率(α)定义为α＝Cono/(Cono+Ctox)在此Cono为第一多晶硅层18、20和第二多晶硅层26、28之间的电容而Ctox为基底11和第二多晶硅层26、28之间的电容。因此，所需要的是一种IC和制造IC的方法，其可增加栅耦合比率、降低电荷泵的目标电压、从而降低该IC的电力消耗、降低电荷泵的尺寸、并且增加可靠性。依据本专利技术另一实施例如公开了一种具有增大栅耦合电容的集成电路。制造该集成电路的工艺包括在所述基底上形成沟道、使该沟道在基底表面下延伸、在该沟道上设置一种沟道填充材料并使该填充材料延伸在基底表面上、以及在沟道填充材料上的至少一部分设置第一导电层。图9显示图8中集成电路部分的制造工艺步骤；图10显示图8中集成电路部分的制造工艺步骤；图11显示图8中集成电路部分的制造工艺步骤；图12显示图8中集成电路部分的制造工艺步骤；图13显示图8中集成电路部分的制造工艺步骤；图14显示根据本专利技术第二个示范性实施例的集成电路一部分的制造工艺步骤；图15显示图14中集成电路部分的制造工艺步骤；图16显示图14中集成电路部分的制造工艺步骤；图17显示图14中集成电路部分的制造工艺步骤；图18显示根据本专利技术第三个示范性实施例的集成电路一部分的制造工艺步骤；图19显示图18中集成电路部分的制造工艺步骤；图20显示图18中集成电路部分的制造工艺步骤；图21显示图18中集成电路部分的制造工艺步骤；图22显示图18中集成电路部分的制造工艺步骤；第23图显示图18中集成电路部分的制造工艺步骤；现参考图8，图中显示依据本专利技术一实施例而具有改进栅耦合比率的集成电路(IC)的一部分100，沿着字线方向的截面图。所述IC为闪速内存装置，但也可能是另一种非易失性存储器装置(例如EPROM、EEPROM等等)或其他的集成电路。半导体基底102(例如硅、锗、砷化镓等等)包含有限定在凹槽或沟道106中的绝缘结构104。在所述实施例中，绝缘结构104为包含有沟道填充材料108的浅沟道绝缘结构。沟道填充材料108为某种绝缘材料，例如PECVD氧化物。沟道填充材料108从凹槽106下方往基底102的上表面110延伸且包含有延伸在上表面110上的区域109。凹槽106具有的下表面105大约较上表面110低1000至7000埃，优选较上表面低大约4000埃。在基底102的上表面110和凹槽106的侧壁112、114上提供如隧道氧化层等的第一绝缘层111。在与第一绝缘层111和沟道填充材料108邻接处提供如掺杂多晶硅等的第一导电层116。为第一导电层116掩模及蚀刻以便形成第一导电侧面或区域118和第二导电侧面或区域120。第一导电层116还界定了在导电区118、120间的通路(via)140。第一和第二导电区118、120至少部分延伸经过沟道填充材料108的区域109以便增加导电层116接触到其后与原有技术相关的层的表面积。表面积的增加将导致电容量的增加，而这又如前所述地增加了栅耦合比率。在所述示范性实施例中，沟道填充材料108的上表面134至少是在基底102的上表面110之上100埃处。上表面134最高可以较基底102的上表面110高5000埃，并且还可以比基底102的上表面110高大约1000至2000埃。在第一导电层116和沟道填充材料108上提供如层间电介质层(例如氧化氮化氧化物)等的第二绝缘层122。第二绝缘层122在导电区118、120间形成绝缘阻挡层。在第二绝缘层122上提供如掺杂多晶硅等的第二导电层124。因此，绝缘层122为绝缘层116和124以外的另一绝缘层。在第二导电层124上提供一个硅化层126。现参考图9～13，将说明制造区域100的方法。图9中，通过在基底102上设置包含有氧化物材料(例如SiO2等衬垫氧化材料)的绝缘层128可形成隔离结构104。可通过传统的热处理工艺，或通过化学气本文档来自技高网...

【技术保护点】
一种具有增大栅耦合电容的集成电路（１００），包含一个具有表面（１１０）的基底（１０２），该基底（１０２）具有一条延伸在所述表面（１１０）下方的沟道（１０６），其特征在于： 一种沟道填充材料（１０８）沉积在所述沟道（１０６）内，并且有一部份（１０９）延伸至所述表面（１１０）的上方； 第一导电层（１１６）位于所述基底（１０２）上方并与所述沟道填充材料（１０８）相邻，而且有一部分（１０９）延伸至所述沟道填充材料（１０８）的所述部分（１０９）上； 一种绝缘材料（１２２）位于所述第一导电层（１１６）上；和 第二导电层（１２４）与所述绝缘材料（１２２）相邻，因此所述集成电路（１００）具有改进的栅耦合比率。

【技术特征摘要】
US 2000-2-15 09/504,087;US 1999-8-30 60/151,4581.一种具有增大栅耦合电容的集成电路(100)，包含一个具有表面(110)的基底(102)，该基底(102)具有一条延伸在所述表面(110)下方的沟道(106)，其特征在于一种沟道填充材料(108)沉积在所述沟道(106)内，并且有一部份(109)延伸至所述表面(110)的上方；第一导电层(116)位于所述基底(102)上方并与所述沟道填充材料(108)相邻，而且有一部分(109)延伸至所述沟道填充材料(108)的所述部分(109)上；一种绝缘材料(122)位于所述第一导电层(116)上；和第二导电层(124)与所述绝缘材料(122)相邻，因此所述集成电路(100)具有改进的栅耦合比率。2.如权利要求1的集成电路(100)，其中所述沟道填充材料(108)包含有第一和第二氧化层(308，342)。3.如权利要求1的集成电路(100)，其中所述第一导电体(116)包含有由所述绝缘材料(122)分隔的第一和第二侧面(118，120)。4.如权利要求1的集成电路(100)，其中所述第一导电体(116)界定了一条由图形化工艺所制造的通道(140)，该图形化工艺包含有掩模步骤和蚀刻步骤。5.如权利要求1的集成电路(100)，其中所述沟道填充材料(108)的所述部分(109)延伸至所述基底(102)的所述表面(110)上，至少达1000埃。6.如权利要求1的集成电路(100)，其中所述基底(102)在该基底(102)与所述沟道(106)接触的上表面(110)上，界定了角(136，138)，其中使得所述角变圆。7.如权利要求1的集成电路(100)，其中所述第一导电层(116)、绝缘材料(122)和第二导电层(124)形成一个闪速EP...

【专利技术属性】
技术研发人员：朴基泰，SC艾文利诺，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]