一种栅极结构及其制造方法、半导体器件、芯片技术

本公开提供了一种栅极结构及其制造方法、半导体器件、芯片，该方法包括：提供半导体基底，半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层；通过化学气相沉积工艺在第二导电层上形成硅化钨层，化学气相沉积工艺采用的温度的取值区间为400℃

【技术实现步骤摘要】
一种栅极结构及其制造方法、半导体器件、芯片


[0001]本公开涉及半导体器件
，更为具体来说，本公开涉及一种栅极结构及其制造方法、半导体器件、芯片。

技术介绍

[0002]目前包含金属栅的半导体元件中，金属栅通常包括硅化钨层。当前相关技术制造的硅化钨层的表面形态不够平整，导致在图案化过程中硅化钨层的晶界表面会发生不易刻蚀的现象，容易造成硅化钨残留。在采用这样的半导体元件制造的存储单元中，这些残留会诱发栅极的桥接缺陷，严重影响器件的产品质量。

技术实现思路

[0003]为解决现有的栅极结构存在的问题，本公开提供了一种栅极结构及其制造方法、半导体器件、芯片，在温度400℃-600℃下采用化学气相沉积工艺形成硅化钨层，形成的硅化钨层的表面平整，大大减少了刻蚀造成的硅化钨残留，减少了栅极的桥接缺陷，提高了器件的产品良率。
[0004]根据一个或多个实施例，一种栅极结构的制造方法，包括：
[0005]提供半导体基底，所述半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层；通过化学气相沉积工艺在所述第二导电层上形成硅化钨层，所述化学气相沉积工艺采用的温度的取值区间为400℃-600℃；对所述硅化钨层、所述第二导电层、所述诱电层、所述第一导电层和所述栅极绝缘层进行刻蚀，形成多个相互间隔的栅极结构。
[0006]根据一个或多个实施例，一种上述方法制造的栅极结构，包括：依次排列的半导体基底、栅极绝缘层、浮栅、诱电层和控制栅；所述控制栅包括第二导电层和硅化钨层，所述硅化钨层是采用化学气相沉积工艺在400℃-600℃的温度下形成的。
[0007]根据一个或多个实施例，一种半导体器件，包括上述的栅极结构。
[0008]根据一个或多个实施例，一种芯片，包括上述的半导体器件。
[0009]本公开的有益效果为：
[0010]本公开实施例形成硅化钨层所采用的化学气相沉积工艺的温度在400℃-600℃之间，温度相对较低，能够使得形成的硅化钨层的表面平整，大大减少了相关技术中硅化钨层表面存在的凸起或凹陷，使得硅化钨层表面各处对刻蚀的应力程度相同，避免在硅化钨层的晶界表面发生不易刻蚀的现象，不会造成硅化钨残留，从而大大减少了硅化钨残留诱发栅极桥接的情况，提高了器件的产品良率。
[0011]进一步地，在刻蚀过程中对半导体基底进行一定量的过度刻蚀，确保相邻的栅极结构之间不会存在硅化钨残留，避免因硅化钨残留导致栅极桥接的缺陷。
附图说明
[0012]图1为本公开一些实施例中栅极绝缘层和第一导电层的示意图。
[0013]图2为在图1所示的结构中形成第一掩模图案的示意图。
[0014]图3为以第一掩模图案为掩模对图2所示的结构进行刻蚀得到的浮栅结构的示意图。
[0015]图4为在图3所示的结构中形成栅极隔离层的示意图。
[0016]图5为在图4所示的结构中形成诱电层的示意图。
[0017]图6为在图5所示的结构中形成第二导电层的示意图。
[0018]图7为在图6所示的结构中形成硅化钨层的示意图。
[0019]图8为在图7所示的结构中形成第二掩模图案的示意图。
[0020]图9为以第二掩模图案为掩模对图8所示的结构进行刻蚀得到的栅极结构的示意图。
[0021]上述附图中各标号所代表的含义如下所示：
[0022]101、半导体基底；102、栅极绝缘层；103、第一导电层；104、第一掩模图案；105、浮栅结构；106、凹槽；107、栅极隔离层；108、诱电层；109第二导电层；110、硅化钨层；111、第二掩模图案；112、栅极结构；113、控制栅；114、浮栅。
具体实施方式
[0023]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0024]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0025]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0026]本公开实施例提供了一种栅极结构的制造方法，在该方法中，首先提供半导体基底，半导体基底101例如可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。
[0027]如图1所示，在半导体基底101上形成栅极绝缘层102，然后在栅极绝缘层102上形成第一导电层103。栅极绝缘层102的材料可以是氧化硅。第一导电层103的材料可以是掺杂了硼或铟等P型元素的多晶硅，也可以为掺杂了磷或砷等N型材料的多晶硅。
[0028]如图2所示，在第一导电层103上形成沿第一方向延伸的第一掩模图案104。以第一掩模图案104为掩模依次刻蚀第一导电层103、栅极绝缘层102和半导体基底101，以形成多个相互间隔的浮栅结构105，如图3所示。该刻蚀操作在任意相邻的两个浮栅结构105之间的半导体基底101上形成了凹槽106，如图4所示，在任意相邻的两个浮栅结构105之间的半导
体基底101中的凹槽106内填充绝缘材料形成栅极隔离层107。完成上述刻蚀操作之后去除第一掩模图案104。
[0029]如图5所示，在每个栅极隔离层107和每个浮栅结构105包括的第一导电层103上形成诱电层108。如图6所示，在诱电层上形成第二导电层109。其中，诱电层108可以为ONO(氧化物-氮化物-氧化物)膜层。第二导电层109的材料可以与第一导电层103的材料相同，第二导电层109和第一导电层103的材料可以均是掺杂了硼或铟等P型元素的多晶硅，第二导电层109和第一导电层103的材料也可以均为掺杂了磷或砷等N型材料的多晶硅。
[0030]如图7所示，通过化学气相沉积工艺在第二导电层109上形成硅化钨层110，化学气相沉积工艺采用的温度的取值区间为400℃-600℃，采用的压力的取值区间为0.3-1.5Torr，采用的硅源包含甲硅烷(SiH4)及二氯氢硅(SiH2Cl2)，采用的钨源包含六氟化钨(WF6)。
[0031]本公开实施例可以在温度400℃下采用化学气相沉积工艺形成硅化钨层110。或者，可以在温度450℃下采用化学气相沉积工艺形成硅化钨层110。或者，可以在温度5本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极结构的制造方法，其特征在于，包括：提供半导体基底，所述半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层；通过化学气相沉积工艺在所述第二导电层上形成硅化钨层，所述化学气相沉积工艺采用的温度的取值区间为400℃-600℃；对所述硅化钨层、所述第二导电层、所述诱电层、所述第一导电层和所述栅极绝缘层进行刻蚀，形成多个相互间隔的栅极结构。2.根据权利要求1所述的方法，其特征在于，所述化学气相沉积工艺采用的压力的取值区间为0.3-1.5Torr。3.根据权利要求1所述的方法，其特征在于，所述化学气相沉积工艺采用的硅源包含甲硅烷及二氯氢硅，所述化学气相沉积工艺采用的钨源包含六氟化钨。4.根据权利要求1所述的方法，其特征在于，所述提供半导体基底，所述半导体基底上依次形成有栅极绝缘层、第一导电层、诱电层和第二导电层，包括：提供半导体基底，在所述半导体基底上依次形成栅极绝缘层和第一导电层；在所述第一导电层上形成第一掩模图案；以所述第一掩模图案为掩模刻蚀所述第一导电层、所述栅极绝缘层和所述半导体基底，以形成多个相互间隔的浮栅结构；在任意相邻的两个浮栅结构之间的半导体基底中的凹槽内形成栅极隔离层；在每个栅极隔离层和每个浮栅结构包括的第一导电层上依次形成诱电层和第二导电层。5.根据权利要求4所述的方法，其特征在于，所述对所述硅化钨层...

【专利技术属性】
技术研发人员：申相旭，高建峰，白国斌，刘卫兵，李俊杰，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：