硅内沟道结构底部的厚氧化层制造技术

一种半导体器件的栅极绝缘结构和制作该结构的一种方法，该方法提供硅衬底内的沟道（１０），其中沟道的侧壁（１１）和底部（１７）上形成一个介质层，该介质层在侧壁上具有第一厚度且在底部具有比第一厚度大的第二厚度。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及场效应晶体管，尤其涉及沟道晶体管及其制造方法。(2)
技术介绍
图1是传统的沟道功率的金属氧化物半导体场效应晶体管(MOSFET)一部分的简化的横截面。沟道10具有侧壁11和底部17，用划线表示充当栅极介质的电子绝缘材料12，用像多晶硅这样的导电材料15填充，该材料能形成晶体管的栅极。该沟道及栅极从硅的表面通过主体区22和漏极区16延展到衬底内。在图1所示的例子中，主体区22是一个P型区域而漏极区16是一个N型区域。漏极区16可以通过设备的衬底电子地接通。邻近并在沟道10对面的N型区域14形成晶体管的源极18。由此，在源极18和漏极区16的N型区域14之间的沟道旁形成一个活动通道区域20。沟道功率MOSFET内的一个重要参数是总的栅电荷。在传统的沟道功率MOSFET的应用中，譬如DC-DC转换器，栅电荷越低，总设计的效率越好。总栅电荷的一个主要分量是需要供给密勒电容的电荷，密勒电容是在栅极和漏极间形成的寄生电容。由于MOSFET活动状态下的漏极电流的上升，密勒电容有效地提高了栅漏电容效应。结果，更高比例的总栅电荷流过该栅漏电容，并且降低栅漏电压的提高率，这造成从漏极电路到栅极电路的负反馈。因此，降低栅电荷的一种有效方式是减小密勒电容。减小密勒电容的一种方法在于提高栅极介质的厚度。然而，均匀栅极介质层越厚就要求越高的栅电荷，这造成效率的降低。(3)
技术实现思路
本专利技术提供一个沟道型金属氧化物半导体场效应晶体管(MOSFET)，其沟道底部的介质层比形成晶体管通道的沟道侧壁上的介质层厚。由此，在一个实施例中，本专利技术提供沟结构底部的自对准的硅局部氧化以产生栅极绝缘结构，它包括形成于沟道的侧壁和底部的介质层，该介质层在侧壁上具有第一厚度且在底部具有比第一厚度大的第二厚度。在另一个实施例中，本专利技术提供在硅衬底上形成的一个沟道场效应晶体管，该沟道晶体管包含硅衬底内的沟道、形成于沟道的侧壁和底部的介质层、和大致充满沟道的栅极导电材料，其中该介质层在侧壁上具有第一厚度且在底部具有比第一厚度大的第二厚度。在又一个实施例中，本专利技术提供形成沟道场效应晶体管的栅极介质层的一种方法，包括形成延展到硅衬底内的沟道，沿着沟道的侧壁和底部形成第一层介质材料，以及在沟道底部形成第二层介质材料，由此，沟道底部的介质材料比沟道侧壁的介质材料更厚。在一个实施例中，介质层的形成用到一个调准到硅衬底内沟道的特定几何结构(沟道深度、侧壁的长宽比、等等)的自对准LOCOS过程。在另一个实施例中，介质层的形成用到最接近沟道的硅衬底上提供的一个硬屏蔽。下面的详细描述和附图提供对在沟道底面具有厚氧化层的沟道晶体管的性质和优点的更好理解。(4)附图说明图1是示例性的传统沟道晶体管的简化截面图；图2是按照本专利技术的一个实施例的沟道晶体管的简化截面图；图3是按照本专利技术的一个实施例、在具有沟道结构的部分硅晶片上的热氧化层的简化截面图；图4到9说明按照本专利技术的一个实施例、形成沟道场效应晶体管的栅极绝缘层的过程；图10到15说明按照本专利技术形成沟道场效应晶体管的栅极绝缘层的另一个过程。(5)具体实施方式图2是按照本专利技术的一个实施例的具有优良栅极绝缘结构的示例性N型沟道晶体管。具有侧壁11和底部17的沟道10延展到硅衬底主体区域22内。图2所示的源极用两个邻近并在沟道10对面的N型区域14表示。漏极用在P型主体区域22之下的一个N型区域表示。可以理解在p型晶体管的情况下，各漏极、源极和主体区域的导电类型可以相反。导电材料形成沟道晶体管的栅极15。栅极15可以延展到硅衬底主体区域22表面的上方、下方或同一水平面。在操作中，漏极区16可以通过设备的衬底电气上接触，栅极可以通过一个晶体管上方的导电层(例如，铝)电气上接触，并且活动通道区域20将在沿源极18和漏极16之间的沟道旁形成。在较佳实施例中，栅极介质层21在沟道的侧壁具有相当均匀的厚度，沟道的底层厚度大于侧面层21。因为在沟道MOSFET内沟道底部形成栅-漏密勒电容，沟道底部较厚的介质层会降低栅-漏密勒电容以及总栅电荷。沿着沟道侧壁的较薄的介质层确保沟道MOSFET总的效率和性能没有降低。按照本专利技术的具有可变栅极介质厚度的沟道MOSFET提供许多其它优点。沟道底部较厚的绝缘层可以降低沟道底部介质材料上的电场。通过沟道底部较厚的绝缘层可以更有效地绝缘沟道底部的蚀刻缺陷。此外，沟道底部圆角处较高电场的效应是由沟道底部较厚介质层的补偿。图3说明按照本专利技术的一个实施例、半导体衬底29内沟道结构30上的介质层31、33和35。在一个实施例中，介质层是热增长的硅氧化层SiO2。沟道结构30在衬底29的主体区域22内形成。沟道30具有两个侧壁和一个底部34。根据所使用沟道的形成过程，底部可以与侧壁成直角或者圆角。介质(或氧化)层31、33和35在沟道30上形成且在衬底29的主体部分22的顶部形成。主体部分顶上的氧化层31和沟道侧壁上的氧化层33最好具有相当均匀的厚度。侧壁氧化层的厚度可以例如为300埃。沟道底部的氧化层35的厚度大于侧壁氧化层33厚度。底部氧化层可具有示例性的厚度1100埃。如上所述，在沟道MOSFET的沟道结构上形成栅极介质层带来在平面上形成介质层时不存在的难题。栅极氧化的增长速度在平面上快于在转角处，该转角可以是存在于沟道结构的底部。形成栅极介质层的栅极氧化层也对沟道内的蚀刻缺陷更加敏感。因此，也需要一种在沟道底部制造厚介质层的方法以避免或减轻上面所有的难题。图4到9说明按照本专利技术形成栅极介质层的方法的一个例子。参考图4，沟道结构40被限定在衬底29的硅内。该沟道具有一个底部42和两个侧壁41。接着，该沟道经受氧化过程，借此如图5所说明地在沟道结构的形状上形成共形的氧化层50。该氧化薄膜的形成最好通过热氧化过程实现。在较佳示例性实施例中，氧化层50是在沟道内部和周围暴露的硅表面上生长的“衬垫氧化层”，其深度在200和1000埃之间。参考图6，氧化势垒层60接着淀积在共形的氧化层50上。图5中衬垫氧化层的厚度确定氧化势垒层60边缘下增长的蚀刻量。在较佳实施例中把氮化硅用于氧化势垒，然而也可以适当地使用其它能表现相同氧化抑制属性的材料。在较佳实施例中，用等离子加强的化学汽相淀积(PECVD)过程把氮化硅淀积在衬垫氧化层上。氧化势垒层60的准确特性可以随着气体比、温度、压力、和CVD腔内各组成的间距的改变而改变，所有这些因素可为沟道结构的特定应用而被调节。PECVD过程也可以调到沟道的特定几何形状，譬如侧壁的深度或长宽比。该过程引起氧化势垒层60的非均匀厚度顶面上的最厚层43；侧壁41上的最薄层45；和沟道底部42上的中间厚度层47。更可取的是，氮化硅的反应损耗被用来实现氧化势垒层60的非均匀厚度，这是下面讨论的LOCOS过程的自对准的一个关键。接着参考图7，沟道结构的底部42内氧化层50上的氧化势垒层60的一部分70被移除。在本专利技术的一个实施例中，该氮化硅部分70是用高度定向的各向异性的内蚀刻过程移除的，在沟道结构的侧壁41上保留一个氮化硅层。图6所示的分别位于顶面和底部42的最厚层43和中间厚度层47以大致相同的速率蚀刻。侧壁41上的最薄层45蚀刻很小。可以调节蚀刻次数以完全地把氧化势垒层6本文档来自技高网...

【技术保护点】
一个半导体器件的栅极绝缘结构，其特征在于包括：硅衬底内的一个沟道；以及在沟道的侧壁和底部上形成的一个介质层，该介质层在侧壁上具有第一厚度且在底部具有比第一厚度大的第二厚度。

【技术特征摘要】
US 2000-8-16 09/640,9541.一个半导体器件的栅极绝缘结构，其特征在于包括硅衬底内的一个沟道；以及在沟道的侧壁和底部上形成的一个介质层，该介质层在侧壁上具有第一厚度且在底部具有比第一厚度大的第二厚度。2.如权利要求1所述的结构，其特征在于，该介质层还包括一个栅极氧化层。3.如权利要求2所述的结构，其特征在于，该介质层进一步包括淀积在侧壁和底部上并且厚度大致均匀的第一氧化层；以及除了第一氧化层之外淀积在底部的第二氧化层。4.如权利要求1所述的结构，其特征在于，该底部是弯曲的。5.如权利要求4所述的结构，其特征在于，第二氧化层大致符合沟道底部。6.在硅衬底上形成的一个沟道场效应晶体管，其特征在于该沟道晶体管包括硅衬底内的一个沟道；在沟道的侧壁和底部上形成的一个介质层，该介质层在侧壁上具有第一厚度且在底部具有比第一厚度大的第二厚度；以及大致充满沟道的一种栅极导电材料。7.如权利要求6所述的晶体管，其特征在于，该介质层还包括一个栅极氧化层。8.如权利要求6所述的晶体管，其特征在于，还包括形成场效应管的源极的位于沟道附近或对面的一对经掺杂的源区域，以及形成场效应管的漏极的衬底。9.如权利要求6所述的晶体管，其特征在于，该...

【专利技术属性】
技术研发人员：HW赫斯特，JJ默非，
申请(专利权)人：费查尔德半导体有限公司，
类型：发明
国别省市：US[美国]