【技术实现步骤摘要】
【国外来华专利技术】用于推测性和普通执行的扩展标签
[0001]相关申请
[0002]本申请要求2019年7月31日提交且标题为“用于推测性和普通执行的扩展标签(EXTENDED TAGS FOR SPECULATIVE AND NORMAL EXECUTIONS)”的美国专利申请第16/528,485号的优先权，所述申请的全部公开内容由此以引用方式并入本文中。
[0003]本文中所公开的至少一些实施例大体上涉及高速缓存架构，且更特定来说，但不限于用于由计算机处理器进行的主执行和推测性执行的高速缓存架构。
技术介绍
[0004]高速缓存为存储比主存储器更接近处理器的数据以使得可由处理器存取存储于高速缓存中的数据的存储器组件。由于对主存储器中的数据的较早计算或较早存取，数据可存储于高速缓存中。当由处理器使用存储器地址所请求的数据可在高速缓存中找到时，发生高速缓存命中，而当无法在高速缓存中找到所述数据时，发生高速缓存未中。
[0005]一般来说，高速缓存为保存最近由处理器使用的数据的存储器。放置于高速缓存中的存储器块相应地受...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种高速缓存系统，其包括：多个高速缓存集合，其包括：第一高速缓存集合；以及第二高速缓存集合；多个寄存器，其分别与所述多个高速缓存集合相关联，所述多个寄存器包括：第一寄存器，其与所述第一高速缓存集合相关联；以及第二寄存器，其与所述第二高速缓存集合相关联；与命令总线的连接，所述命令总线耦合在所述高速缓存系统与处理器之间；与地址总线的连接，所述地址总线耦合在所述高速缓存系统与所述处理器之间；以及逻辑电路，其耦合到所述处理器以根据所述多个寄存器控制所述多个高速缓存集合；其中当与所述地址总线的所述连接从所述处理器接收到存储器地址时，所述逻辑电路配置成：从至少所述存储器地址产生扩展标签；以及确定所产生的扩展标签是否与所述第一高速缓存集合的第一扩展标签或所述第二高速缓存集合的第二扩展标签匹配；且其中所述逻辑电路配置成响应于所述所产生的扩展标签与所述第一扩展标签匹配而经由所述第一高速缓存集合实施在与所述命令总线的所述连接中接收到的命令，以及响应于所述所产生的扩展标签与所述第二扩展标签匹配而经由所述第二高速缓存集合实施所述命令。2.根据权利要求1所述的高速缓存系统，其中所述逻辑电路配置成：从所述第一高速缓存集合的高速缓存地址以及存储在所述第一寄存器中的内容产生所述第一扩展标签；以及从所述第二高速缓存集合的高速缓存地址以及存储在所述第二寄存器中的内容产生所述第二扩展标签。3.根据权利要求2所述的高速缓存系统，其进一步包括：与来自处理器的执行类型信号线的连接，所述执行类型信号线识别执行类型；其中所述逻辑电路配置成从所述存储器地址以及由所述执行类型信号线识别出的执行类型产生所述扩展标签；且其中存储在所述第一寄存器以及所述第二寄存器中的每一个中的所述内容包括执行类型。4.根据权利要求3所述的高速缓存系统，其中，为了所述确定所述所产生的扩展标签是否与所述第一高速缓存集合的所述第一扩展标签或所述第二高速缓存集合的所述第二扩展标签匹配，所述逻辑电路配置成：比较所述第一扩展标签与所述所产生的扩展标签以确定所述第一高速缓存集合的高速缓存命中或未中；以及比较所述第二扩展标签与所述所产生的扩展标签以确定所述第二高速缓存集合的高速缓存命中或未中。5.根据权利要求4所述的高速缓存系统，其中所述逻辑电路配置成：当所述逻辑电路确定所述所产生的扩展标签与所述第一高速缓存集合的所述第一扩
展标签匹配时，从所述第一高速缓存集合接收输出；以及当所述逻辑电路确定所述所产生的扩展标签与所述第二高速缓存集合的所述第二扩展标签匹配时，从所述第二高速缓存集合接收输出。6.根据权利要求5所述的高速缓存系统，其中所述第一高速缓存集合的所述高速缓存地址包括所述第一高速缓存集合中的高速缓存块的第一标签；且其中所述第二高速缓存集合的所述高速缓存地址包括所述第二高速缓存集合中的高速缓存块的第二标签。7.根据权利要求6所述的高速缓存系统，其中所述逻辑电路配置成：使用来自所述存储器地址的第一块索引来获得所述第一高速缓存集合中的第一高速缓存块以及与所述第一高速缓存块相关联的标签；以及使用来自所述存储器地址的第二块索引来获得所述第二高速缓存集合中的第二高速缓存块以及与所述第二高速缓存块相关联的标签。8.根据权利要求3所述的高速缓存系统，其中当所述第一高速缓存集合以及所述第二高速缓存集合处于第一状态时，所述第一高速缓存集合的所述高速缓存地址包括与所述第一高速缓存集合相关联的第一高速缓存集合指示符，且所述第二高速缓存集合的所述高速缓存地址包括与所述第二高速缓存集合相关联的第二高速缓存集合指示符。9.根据权利要求8所述的高速缓存系统，其中当所述第一高速缓存集合以及所述第二高速缓存集合处于第二状态时，所述第一高速缓存集合的所述高速缓存地址包括所述第二高速缓存集合指示符，且所述第二高速缓存集合的所述高速缓存地址包括所述第一高速缓存集合指示符。10.根据权利要求9所述的高速缓存系统，其进一步包括：与来自所述处理器的推测状态信号线的连接，所述推测状态信号线识别由所述处理器对指令的推测性执行的状态，其中与所述推测状态信号线的所述连接配置成接收推测性执行的所述状态，且其中推测性执行的所述状态指示将接受还是拒绝推测性执行的结果；且其中当所述执行类型从所述推测性执行改变为非推测性执行时，所述逻辑电路配置成：如果推测性执行的所述状态指示将接受推测性执行的结果，那么改变所述第一高速缓存集合以及所述第二高速缓存集合的所述状态；以及如果推测性执行的所述状态指示将拒绝推测性执行的结果，那么维持所述第一高速缓存集合以及所述第二高速缓存集合的所述状态而不改变。11.根据权利要求3所述的高速缓存系统，其中当所述第一寄存器以及所述第二寄存器处于第一状态时，存储在所述第一寄存器中的所述内容包括与所述第一高速缓存集合相关联的第一高速缓存集合索引，且存储在所述第二寄存器中的所述内容包括与所述第二高速缓存集合相关联的第二高速缓存集合索引。12.根据权利要求11所述的高速缓存系统，其中当所述第一寄存器以及所述第二寄存器处于第二状态时，存储在所述第一寄存器中的所述内容包括与所述第二高速缓存集合相关联的所述第二高速缓存集...
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