具有弹性排区分区的闪存及形成方法技术

一种形成同步运作双排区闪存元件的方法，其特征是，该方法包括下列步骤：　　　　提供多个闪存阵列；　　　　提供用于每一该些闪存阵列的多个列译码器及多个行译码器；以及　　　　分区该些闪存阵列为一第一存储器排区及一第二存储器排区，是通过耦接多个第一排区列地址线及多个第一排区行地址线于一第一排区列预先译码器及一第一排区行预先译码器与相对应于该第一存储器排区的该些列译码器及该些行译码器之间，以及通过耦接多个第二排区列地址线及多个第二排区行地址线于一第二排区列预先译码器及一第二排区行预先译码器与相对应于该第二存储器排区的该些列译码器及该些行译码器之间。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种闪存，且特别是有关于一种具有弹性排区分区的同步运作闪存晶片架构。
技术介绍
电子系统通常包括处理器与存储器。在这些电子系统中的存储器系储存关于处理器(也就是码)及数据的程序指令。在许多系统中，当系统的电源消失时，必须保持住码及/或数据。执行此种保持功能的存储器型式称之为非挥发性存储器。使用非挥发性存储器的一些电子装置包括个人计算机、个人数字助理、行动电话及数字相机。例如，行动电话使用非挥发性存储器来储存电话号码及个人计算机使用非挥发性存储器来储存计算机的基本输入输出系统(basic input/outputsystem，简称BIOS)。有各种的非挥发性存储器型式。一种常用的型式为闪存。闪存元件具有以行与列所构成的快闪晶体管的存储器阵列。字符线译码器(也称为X-译码器)提供操作电压到存储器阵列的预定区段内的列晶体管。字符线译码器通常连接到所提供的区段内的快闪晶体管的栅极。位线译码器(也称为Y-译码器)提供操作电压到行晶体管及通常连接到每行内的快闪晶体管的漏极。所有快闪晶体管的源极通常是耦接到源极线控制器所控制的共同源极线。上述的传统闪存的限制是有关于比较执行读取运作所花的时间与不是执行写入运作，就是抹除运作所花的时间的差异。闪存元件的写入周期与抹除周期通常高于读取存取时间。此种不同会限制使用这种存储器的系统的运作速度。为了克服此问题，称为同步(simultaneous)运作闪存元件的改良的闪存已经发展出来。在典型的同步运作闪存元件中，闪存分区成高存储器排区(bank)及低存储器排区。高存储器排区及低存储器排区通常用于不同的目的。例如，高存储器排区可用来储存码，而低存储器排区可用来储存数据。虽然同步运作闪存已有改善，但是本身的限制是在此种设计中的分区的高排区及低排区是固定的。因此，这种存储器元件会因为固定的存储器分区而限制了兼容性的应用。为了克服拘泥的固定存储器分区架构，Kuo et al.的美国专利第5995415号提出具有弹性排区分区架构的闪存元件。在此专利中，Kuoet al.指出如何弹性分区存储器阵列的位线，以形成高存储器排区及低存储器排区。然而，因为将分离的存储器阵列的位线分割而形成分区，所以需要额外的行译码器(也就是Y-译码器)来达成此种设计。这样不仅使得设计更复杂，而且限制了用来形成闪存元件的存储器阵列部分的可用区域。
技术实现思路
本专利技术的目的是提供一种具有来自多个闪存阵列的用来形成第一存储器排区及第二存储器排区的弹性存储器排区分区的同步运作闪存晶片架构及其形成的方法。分区通过选择多个预先形成的金属屏蔽中的一个而定义出来。所选择到的多个预先形成的金属屏蔽中的一个能使预先译码的地址线形成及延长到分别相对应于第一存储器排区及第二存储器排区的译码器的输入。为达到上述目的，本专利技术提供的一种形成同步运作双排区闪存元件的方法包括下列步骤提供数个闪存阵列；提供用于每一个闪存阵列的数个列译码器及数个行译码器；以及分区这些闪存阵列为第一存储器区及第二存储器排区，通过耦接数个第一排区列地址线及数个第一排区行地址线于第一排区列预先译码器及第一排区行预先译码器与相对应于第一存储器排区的列译码器及行译码器之间，以及通过耦接数个第二排区列地址线及数个第二排区行地址线于第二排区列预先译码器及第二排区行预先译码器与相对应于第二存储器排区的列译码器及行译码器之间。本专利技术另提供一种形成双排区闪存元件的方法包括下列步骤提供数个闪存阵列，每一个闪存阵列具有相对应的数个列地址译码器及数个行地址译码器以及分区这些闪存阵列为第一存储器排区及第二存储器排区。分区这些闪存阵列为第一存储器排区及第二存储器排区通过形成数个第一排区预先译码行地址线及耦接其于第一排区行地址预先译码器与相对应于第一存储器排区的行地址译码器之间、形成数个第二排区预先译码行地址线及耦接其于第二排区行地址预先译码器与相对应于第二存储器排区的行地址译码器之间、形成数个第一排区预先译码列地址线及耦接其于第一排区列地址预先译码器与相对应于第一存储器排区的列地址译码器之间、以及形成数个第二排区预先译码列地址线及耦接其于第二排区列地址预先译码器与相对应于第二存储器排区的列地址译码器之间，而达成。根据本专利技术的此种观点，第一存储器排区及第二存储器排区的大小为可变，取决于用来执行分区步骤的数个预先形成的金属屏蔽的一个的选择及使用。本专利技术另提供一种具有弹性双排区架构的同步运作闪存元件，包括数个存储器阵列，可分区为第一存储器排区及第二存储器排区，在第一存储器排区及第二存储器排区内的阵列分区取决于在同步运作闪存元件的制造过程期间，以何种方式来形成数个预先译码列地址线及数个预先译码行地址线。本专利技术又提供一种具有弹性存储器排区分区的同步运作闪存晶片，包括数个存储器阵列、第一排区行地址预先译码器、第一排区列地址预先译码器、第二排区行地址预先译码器、以及第二排区列地址预先译码器。其中，这些存储器阵列具有相对应的数个列地址译码器及数个行地址译码器，这些存储器阵列分区为第一存储器排区及第二存储器排区。第一排区行地址预先译码器耦接至相对应于第一存储器排区的这些行地址译码器。第一排区列地址预先译码器耦接至相对应于第一存储器排区的列地址译码器。第二排区行地址预先译码器耦接至相对应于第二存储器排区的行地址译码器。而第二排区列地址预先译码器耦接至相对应于第二存储器排区的列地址译码器。附图说明图1A为根据本专利技术一实施例的包括弹性排区分区的同步运作闪存元件；图1B为如何将如图1A所示的N个阵的每一个分成k个区段；图2A为根据本专利技术一实施例的同步运作8×4Mb闪存元件的例子，其中已选自数个预先形成屏蔽中的特定的金属屏蔽用来形成4Mb的第一排区与28Mb的第二排区；图2B为图2A所示的闪存元件的区段地址存储器对映；以及图3为根据本专利技术一实施例的8×4Mb闪存元件的第一排区分区大小及第二排区分区大小。10，20闪存元件100-1～100-N，200-1～200-8存储器阵列101-1～101-N，201-1～201-8存储器阵列的左半边102-1～102-N，202-1～202-8存储器阵列的右半边104-1～104-N、105-1～105-N、204-1～204-8、205-1～205-8Y-译码器106，206第一排区Y-预先译码器107，207第二排区Y-预先译码器108-1～108-N，208-1～208-8X-译码器110-1～110-N，210-1～210-8X预先译码器112，212预先译码的第一排区Y地址线 112-1～112-3、114-2～114-N、116-1～116-3、118-2～118-N实线箭头114，214预先译码的第二排区Y地址线116，216第一排区X地址线118，218第二排区X地址线212-1、214-2～214-8、216-1、218-2～218-8箭头具体实施方式图1A为根据本专利技术一实施例的包括弹性排区分区的同步运作闪存元件10。闪存元件10包括数个(m×n)＝(列×行)存储器阵列(100-1到100-N)。存储器阵列(100-1到100-N)被分割为左半边(101-1到101-N)及右半边(102-1到102-N)。存储器阵列(100-1到10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成同步运作双排区闪存元件的方法，其特征是，该方法包括下列步骤提供多个闪存阵列；提供用于每一该些闪存阵列的多个列译码器及多个行译码器；以及分区该些闪存阵列为一第一存储器排区及一第二存储器排区，是通过耦接多个第一排区列地址线及多个第一排区行地址线于一第一排区列预先译码器及一第一排区行预先译码器与相对应于该第一存储器排区的该些列译码器及该些行译码器之间，以及通过耦接多个第二排区列地址线及多个第二排区行地址线于一第二排区列预先译码器及一第二排区行预先译码器与相对应于该第二存储器排区的该些列译码器及该些行译码器之间。2.一种形成双排区闪存元件的方法，其特征是，该方法包括下列步骤提供多个闪存阵列，每一该些闪存阵列具有相对应的多个列地址译码器及多个行地址译码器；以及分区该些闪存阵列为一第一存储器排区及一第二存储器排区，是通过形成多个第一排区预先译码行地址线及耦接其于一第一排区行地址预先译码器与相对应于该第一存储器排区的该些行地址译码器之间，形成多个第二排区预先译码行地址线及耦接其于一第二排区行地址预先译码器与相对应于该第二存储器排区的该些行地址译码器之间，形成多个第一排区预先译码列地址线及耦接其于一第一排区列地址预先译码器与相对应于该第一存储器排区的该些列地址译码器之间，以及形成多个第二排区预先译码列地址线及耦接其于一第二排区列地址预先译码器与相对应于该第二存储器排区的该些列地址译码器之间。3.如权利要求2所述的形成双排区闪存元件的方法，其特征是，该第一存储器排区及该第二存储器排区的大小为可变，取决于用来执行分区步骤的多个预先形成金属屏蔽中的一个的选择及使用。4.如权利要求3所述的形成双排区闪存元件的方法，其特征是，每一该些闪存阵列包括一第一半边及一第二半边，该第一半边具有相对应的一行译码器及该第二半边具有相对应的一行译码器。5.一种具有弹性存储器排区分区的同步运作闪存晶片，其特征是，该晶片包括多个存储器阵列，具有相对应的多个列地址译码器及多个行地址译码器，该些存储器阵列分区为一第一存储器排区及一第二存储器排区；一第一排区行地址预先译码器，耦接至相对应于该...

【专利技术属性】
技术研发人员：河昌完，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：