具有独立可控的控制栅的双向读取/编程非易失性浮栅存储单元及其阵列和形成方法技术

能够获得高密度的双向读取／编程非易失性存储单元和阵列。每一存储单元具有两个间隔开的用于在其上存储电荷的浮栅。该单元具有间隔开的源／漏区，沟道在源／漏区之间，该沟道具有三个部分。一个浮栅在第一部分上；另一浮栅在第二部分上，且栅电极控制在第一和第二部分之间的第三部分中的沟道的导通。独立可控的控制栅与源／漏区的每一个绝缘，且还电容耦合于浮栅。该单元通过热沟道电子注入来编程，并通过从浮栅到栅电极的电子福勒－诺德海姆隧穿来擦除。双向读取允许编程单元以存储位，每个浮栅中存储一位。独立可控的控制栅允许这种存储单元阵列在ＮＡＮＤ结构中操作。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及双向读取/编程非易失性存储单元，该存储单元使用浮栅存储电荷。更为具体地，本专利技术涉及这样一种非易失性存储单元、这种单元的阵列及制造方法，该存储单元具有独立可控的控制栅且能够在单个单元中存储多个位。
技术介绍
利用浮栅存储的单向读取/编程非易失性存储单元是本领域公知的。例如参见US专利5,029,130。一般地，这些类型的存储单元的每一种使用导电的浮栅来存储一个位，即，浮栅存储电荷或不存储。存储在浮栅上的电荷控制晶体管沟道中电荷的传导。希望增加这种非易失性存储单元的存储容量，对这种存储单元的浮栅编程以存储一些电荷，存储电荷的不同数量决定单元不同的状态，由此使多个位存储在单个单元中。将单元编程为多级状态之一然后读取该状态的问题是必须非常仔细地控制区别一个状态与另一状态的存储在浮栅上的电荷的数量。能够在单个单元中存储多个位的双向读取/编程非易失性存储单元也是本领域公知的。例如，参见US专利6,011,725。一般地，这些类型的存储单元使用诸如氮化硅的绝缘俘获材料来俘获电荷，该绝缘俘获材料在诸如二氧化硅的另外两个绝缘层之间。俘获源/漏附近的电荷同样来控制晶体管沟道中电荷的本文档来自技高网...

【技术保护点】
一种用于存储多个位的非易失性存储单元，包括：第一导电类型的基本上单晶的半导体衬底材料，具有基本上平坦的表面；在所述衬底中的第一沟槽；所述第一沟槽具有基本上垂直于平坦表面的侧壁和底壁；在所述衬底中的第二沟槽；与所述第一 沟槽间隔开，所述第二沟槽具有基本上垂直于平坦表面的侧壁和底壁；在所述材料中的、沿着所述第一沟槽底壁且不同于所述第一导电类型的第二导电类型的第一区域；在所述材料中的、沿着所述第二沟槽底壁且与所述第一区域间隔开的所述第二导电类型 的第二区域；沟道区，具有第一部分、第二部分和第三部分，连接所述第一和第二区域用于...

【技术特征摘要】
US 2003-4-7 10/4094071.一种用于存储多个位的非易失性存储单元，包括第一导电类型的基本上单晶的半导体衬底材料，具有基本上平坦的表面；在所述衬底中的第一沟槽；所述第一沟槽具有基本上垂直于平坦表面的侧壁和底壁；在所述衬底中的第二沟槽；与所述第一沟槽间隔开，所述第二沟槽具有基本上垂直于平坦表面的侧壁和底壁；在所述材料中的、沿着所述第一沟槽底壁且不同于所述第一导电类型的第二导电类型的第一区域；在所述材料中的、沿着所述第二沟槽底壁且与所述第一区域间隔开的所述第二导电类型的第二区域；沟道区，具有第一部分、第二部分和第三部分，连接所述第一和第二区域用于电荷的传导，所述第一部分沿着所述第一沟槽的侧壁，所述第二部分沿着所述第二沟槽的侧壁；在所述沟道区上的电介质；在所述电介质上的第一浮栅，与所述沟道区的所述第一部分间隔开；所述沟道区的所述第一部分相邻于所述第一区域，所述第一浮栅用于存储所述多个位的至少一个；在所述电介质上的第二浮栅，与所述沟道区的所述第二部分间隔开；所述沟道区的所述第二部分相邻于所述第二区域，所述第二浮栅用于存储所述多个位的至少另一个；在所述电介质上的栅电极，与所述沟道区的所述第三部分间隔开，所述沟道区的所述第三部分在所述第一部分与所述第二部分之间；第一独立可控栅电极，在所述第一沟槽中，电容耦合于所述第一浮栅并与所述第一区域绝缘；和第二独立可控栅电极，在所述第二沟槽中，电容耦合于所述第二浮栅并与所述第二区域绝缘。2.如权利要求1所述的单元，其中所述基本上单晶的半导体衬底材料为具有平坦表面的单晶硅。3.如权利要求1所述的单元，其中所述第一浮栅具有基本上垂直于所述栅电极的尖端部分。4.如权利要求3所述的单元，其中所述第二浮栅具有基本上垂直于所述栅电极的尖端部分。5.一种非易失性存储单元阵列，按多个行与列布置，所述阵列包括第一导电类型的基本上单晶的半导体衬底材料，其具有平坦表面；多个间隔开的沟槽，在所述衬底中基本上彼此平行，每一沟槽具有基本上垂直于平坦表面的侧壁和底壁；在所述半导体衬底材料中按多个行与列布置的多个非易失性存储单元，每一个单元用于存储多个位，且每一单元包括在所述材料中的、沿着所述第一沟槽的底壁且不同于所述第一导电类型的第二导电类型的第一区域；在所述材料中的、沿着所述第二沟槽的底壁的所述第二导电类型的第二区域；沟道区，具有第一部分、第二部分和第三部分，连接第一和第二区域用于电荷的传导，所述第一部分沿着第一沟槽的侧壁，所述第二部分沿着第二沟槽的侧壁，所述第三部分沿着在所述第一和第二部分之间的衬底的平坦表面；在所述沟道区上的电介质；在所述电介质上的第一浮栅，在第一沟槽中，与所述沟道区的所述第一部分间隔开；所述沟道区的所述第一部分相邻于所述第一区域，所述第一浮栅用于存储所述多个位的至少一个；在所述电介质上的第二浮栅，在第二沟槽中，与所述沟道区的所述第二部分间隔开；所述沟道区的所述第二部分相邻于所述第二区域，所述第二浮栅用于存储所述多个位的至少另一个；在所述电介质上的栅电极，与所述沟道区的所述第三部分间隔开；第一独立可控栅电极，在第一沟槽中，电容耦合于所述第一浮栅并与所述第一区域绝缘；和第二独立可控栅电极，在第二沟槽中，电容耦合于所述第二浮栅并与所述第二区域绝缘；其中同一行中的所述单元公共地具有所述栅电极；其中同一列中的所述单元公共地具有所述第一区域，公共地具有所述第二区域，公共地具有第一独立可控栅电极和公共地具有所述第二独立可控栅电极；和其中相邻列中的所述单元公共具有所述第一区域和所述第一独立可控栅电极。6.如权利要求5所述的阵列，其中所述基本上单晶的半导体衬底材料是具有平坦表面的单晶硅。7.如权利要求5所述的阵列，其中所述第一浮栅具有基本上垂直于所述栅电极的尖端部分。8.如权利要求7所述的阵列，其中所述第二浮栅具有基本上垂直于所述栅电极的尖端部分。9.一种在第一导电类型的基本上单晶的半导体衬底材料中制造非易失性存储单元阵列的方法，其中所述非易失性存储单元阵列具有在所述半导体衬底材...

【专利技术属性】
技术研发人员：B陈，S基亚尼安，J弗雷尔，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：US[美国]