包括每个有浮动栅和控制栅极的MOS晶体管的半导体存储器制造技术

一种半导体存储器件包括多个存储单元（ＭＣ），多个局部位线（ＬＢＬ），全局位线（ＷＧＢＬ，ＲＧＢＬ），第一开关元件（ＳＥＬ），和保持电路（６０）。存储单元（ＭＣ）包括第一（ＭＴ）和第二ＭＯＳ晶体管（ＳＴ）。第一ＭＯＳ晶体管（ＭＴ）具有电荷积聚层（１５０）和控制栅极（１７０）。第二ＭＯＳ晶体管（ＳＴ）具有连接到第一ＭＯＳ晶体管（ＭＴ）的电流通路的一端的其电流通路的一端。局部位线（ＬＢＬ）连接第一ＭＯＳ晶体管（ＭＴ）的电流通路的另一端。第一开关元件（ＳＥＬ）在局部位线（ＬＢＬ）和全局位线（ＷＧＢＬ，ＲＧＢＬ）之间连接。保持电路（６０）连接到全局位线（ＷＧＢＬ，ＲＧＢＬ），并且保存待写入到存储单元（ＭＣ）中的数据。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件。尤其，本专利技术涉及一种包括每个具有浮动栅和控制栅极的MOS晶体管的非易失性半导体存储器件。
技术介绍
非易失性半导体存储器，包括NOR闪速存储器和NAND闪速存储器，已经广泛使用。近年来，一种结合NOR闪速存储器和NAND闪速存储器的最佳特征的闪速存储器已经在例如Wei-Hua Liu，“一种仅用于1.8V应用的2晶体管源选择(2TS)闪速EEPROM”，非易失性半导体存储器专题讨论会4.1，1997(“A2-Transistor Source-select(2TS)Flash EEPROM for1.8-V-Only Application”，Non-Volatile Semiconductor MemoryWorkshop 4.1，1997)中提出。该闪速存储器具有包括两个MOIS晶体管的存储单元。在这种存储单元中，起非易失性存储部分的一个MOS晶体管具有包括控制栅极和浮动栅的结构，并且连接到位线。连接到源线的另一个MOS晶体管用来选择存储单元。但是，使用该文献中描述的传统闪速存储器，操作速度有时不足。特别地，读出速度容易降低。
技术实现思路
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【技术保护点】
一种半导体存储器件，其特征在于包括：多个存储单元（ＭＣ），每个存储单元包括具有电荷积聚层（１５０）和控制栅极（１７０）的第一ＭＯＳ晶体管（ＭＴ），以及其电流通路的一端连接到第一ＭＯＳ晶体管（ＭＴ）的电流通路的一端的第二ＭＯＳ晶体管（ ＳＴ）；多个局部位线（ＬＢＬ０，ＬＢＬ１），每个局部位线连接第一ＭＯＳ晶体管（ＭＴ）的电流通路的另一端；全局位线（ＷＧＢＬ，ＲＧＢＬ），局部位线（ＬＢＬ）的两个或多个共同地连接到其上；第一开关（ＳＥＬ）元件，其在局部 位线（ＬＢＬ）和全局位线（ＷＧＢＬ，ＲＧＢＬ）之间连接；以及保持电路（６０），其连接到全...

【技术特征摘要】
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【专利技术属性】
技术研发人员：梅沢明，长谷川武裕，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]