数字输出跟随器、数字储存组件以及静态随机存取内存制造技术

本发明专利技术主要利用一对垂直场效电晶体建构出一数字随耦器（ｄｉｇｉｔａｌ－ｆｏｌｌｏｗｅｒ），再利用数字随耦器建构成一数字储存组件，更进一步提出一种新ＳＲＡＭ记忆单元的结构。因此，本发明专利技术提出的具有两个储存组件ＳＲＡＭ记忆单元比现有ＳＲＡＭ记忆单元更省面积。配合感应放大器使用参考电压Ｖｃｃ／２，本发明专利技术的ＳＲＡＭ记忆单元也可以储存两个位。另外配合感应放大器使用参考电压Ｖｃｃ／２，本发明专利技术的ＳＲＡＭ记忆单元也可以使用一个储存组件，一条位线。

【技术实现步骤摘要】

本专利技术有关于一种储存装置，特别有关于一种应用数字随耦器、及其建构而成的数字储存组件；更有关于应用上述数字储存组件建构而成的SRAM内存。现有技术在先进的CMOS制程中，浅沟槽隔离(STI)是一种常用的隔离方法。然而由邻近源极或漏极的电场穿透至通道或是基底的效应是显著的，特别是STI的间隔缩小至小于0.15um。强化并且利用电场穿透效应以形成有用的垂直电阻和场效晶体管(FET)的技术已经揭露。图1A-图1B表示p型垂直电阻。图1B中的p型垂直电阻是由一般CMOS制程制造，图1A的STI、n+掺杂区比第图1B的STI、n+掺杂区深。垂直电阻可以由现有CMOS制程加上额外的三道光罩程序制造而成。其中一道光罩是用于蚀刻浅沟槽隔离区120、122，另一道光罩是用于n+控制接面110、112的高能离子植入，再另一道光罩是特别用于垂直通道区101的离子植入用以调整掺杂浓度。P型垂直通道区101的电阻值随着n+控制接面110、112的偏压Vn变化。当偏压Vn的电压在接地电位，p型垂直通道区101在侧壁产生一小空乏区。垂直电阻的电阻值主要是由垂直通道区101的截面积所决定。当偏压Vn为高电压，空乏区扩大，甚至扩大至整个垂直信道，或者垂直信道区101甚至进入反转区，则垂直电阻的电阻值也就增加到非常大。图1所示的p型“场控”(field control)电阻的n+控制接面110、112可以改善为图2A或是图2B所示的p+控制接面130、132，其下方各有一n型底座(n-base)140、142用以隔绝p型基底200，因此p+控制接面130、132可以偏压在零伏特，甚至是负电压，例如-Vcc，如图2B所示。当p+控制接面130、132的偏压Vp在负电压，p型垂直通道区101在浅沟槽隔离区120、122的侧壁进入电洞累积区(偏压Vp在更负电压，电洞累积更显著)，垂直场效晶体管导通。如图2A所示，当偏压Vp在+Vcc，p型垂直通道区101在浅沟槽隔离区120、122的侧壁完全进入空乏区(或者甚至进入反转区)，如果掺杂浓度够低，则垂直场效晶体管关闭。偏压Vp所需要的正、负电压是由芯片上的电荷帮浦(charge pump)产生。n型底座140、142的掺杂制程是接着p+控制接面130、132的p+掺杂制程。由于p+控制接面130、132和p型垂直通道区101之间有较小的费米能阶差，p+控制接面130、132有容易感应电洞累积的好处。垂直场效晶体管亦可以只由一个浅沟槽隔离区的侧壁用一个控制接面操作。p型垂直场效晶体管的操作方式是异于现有接面场效晶体管，以及表面金氧半晶体管。图3A表示p型垂直场效晶体管的结构图。图3B表示p型垂直场效晶体管的I-V特性曲线图(基底接地时)。当p+控制接面130、132的偏压Vp是在-Vcc，p型垂直通道的表面是在强累积区，大电流Ir流过垂直场效晶体管，也就是强导通。当p+控制接面130、132的偏压Vp是在+Vcc，p型垂直通道完全是在空乏区，小漏电流流过垂直场效晶体管，也就是关闭。当p+控制接面130、132的偏压Vp是在接地，p型垂直通道的表面是在轻微累积区(是由于p+控制接面130、132和p型垂直通道区101之间有较小的费米能阶差)，电流Ir流过垂直场效晶体管，也就是正常导通。当跨于垂直场效晶体管的电压Vr增加到更大的正电压，由于p型垂直通道区101上方和p+控制接面130、132的电位差，p型垂直通道区101上方电洞累积更剧烈，电流Ir增加的更快。在本专利技术中，对于正的电压Vr(0v到Vcc)，正常导通已经足够。同样地，相同的原理也可以应用于垂直n型电阻以及垂直n型场效晶体管，其形成和操作是类似的，把图1、图2垂直p型场效晶体管的极性和偏压反转。图4A表示n型垂直场效晶体管的结构图。图4B表示n型垂直场效晶体管的I-V特性曲线图(n型井区202系偏压在Vcc)。当n+控制接面110、112的偏压Vn大于Vcc时，n型垂直通道的表面显然是在电子累积区(当偏压Vn在更大的正电压，例如在+2Vcc时，则是在强电子累积区)，电流Ir流过n型垂直场效晶体管，也就是导通。当n+控制接面110、112的偏压Vn是+Vcc时，n型垂直通道的表面是在轻微累积区(是由于n+控制接面110、112和低掺杂n型垂直通道区102之间有较小的费米阶差)，电流Ir流过垂直场效晶体管，也就是适当(moderate)导通。当n+控制接面110、112的偏压Vn为接地，n型垂直通道完全是在空乏区，小漏电流流过垂直场效晶体管，也就是关闭。当跨于垂直场效晶体管的电压(也就是Vcc-Vr)增加到更大的电压，n型垂直信道区101侧壁上方电子累积更具剧烈，电流Ir增加的更快。在本专利技术中，正常导通已经足够，不需要产生高电压的电荷帮浦。图5A表示现有6-T SRAM记忆单元电路图，其包括两个p型金氧半晶体管p1、p2、两个n型金氧半晶体管n1、n2所组成交叉耦合CMOS反相器(INV-1、INV-2)，以及两个开关晶体管S1、S2。开关晶体管S1将交叉耦合反相器INV-1的输入端、INV-2的输出端耦接到位线BL，开关晶体管S2将交叉耦合反相器INV-1的输出端、INV-2的输入端耦接到互补位线BL；其等效电路如图5B所示。图6表示现有使用0.13um CMOS制程的6-T SRAM的布局。传统SRAM如图5A、图5B、及图6所示，均使用两个交叉耦合反相器INV-1、INV-2作为储存记忆胞(cell)或储存组件。传统记忆胞中MOS晶体管的尺寸明显地大于垂直型场效晶体管的尺寸。因此，若能使用垂直型场效晶体管来制作储存组件，不仅能利用组件缩小化产生的场穿透特性，同时可以改善现有SRAM记忆单元占用太多面积的问题。
技术实现思路
为了解决现有SRAM内存占用太多面积的问题，本专利技术首先利用一对垂直场效晶体管建构出一数字随耦器，再利用数字随耦器建构成一数字储存组件，由于上述数字随耦器的布局面积小、结构简单，因此能够建构出面积小结构简单的数字储存组件。再进一步将上述数字储存组件作为SRAM内存的单元，即能大幅降低SRAM内存所占的面积。为达成上述目的，本专利技术提出的数字随耦器包括一第一型和一第二型垂直场效晶体管。上述第一型垂直场效晶体管，包括一第一型井区，设置于一第二型基底中；一第一型垂直通道区，设置于上述第一型井区中；及，一第一型控制接面区，设置于上述第一型井区中且与上述第一型井区及第一型垂直通道区互相区隔开。上述一第二型垂直场效晶体管，包括一第二型垂直通道区，设置于上述第二型基底中；一第二型控制接面区，设置于上述第二型基底中且与上述第二型基，及第二型垂直通道区互相区隔开。上述数字随耦器更包括一第一连接层，连接上述第一型、第二型控制接面区，作为上述数字随耦器的输入端；以及，一第二连接层，连接上述第一型、第二型垂直通道区，作为上述数字随耦器的输出端。应用上述数字随耦器，本专利技术所提出的数字储存组件，包括一开关；以及，一数字随耦器(结构亦可同上述)，其输入端耦接上述开关的输出，且其输出端反馈至上述输入端。其中，当上述开关导通时，上述数字随耦器提供数据的存取，当上述开关关闭时，上述数字随耦器则锁住所存入的数据。应用上述数字储存组件，本专利技术所提出的本文档来自技高网...

【技术保护点】
一种数字随耦器（ｄｉｇｉｔａｌ　ｆｏｌｌｏｗｅｒ），其特征在于，包括：一第一型垂直场效晶体管，包括：一第一型井区，设置于一第二型基底中；一第一型垂直通道区，设置于上述第一型井区中；及一第一型控制接面区，设置于 上述第一型井区中且与上述第一型井区及第一型垂直通道区互相区隔开；一第二型垂直场效晶体管，包括：一第二型垂直通道区，设置于上述第二型基底中；一第二型控制接面区，设置于上述第二型基底中且与上述第二型基底及第二型垂直通道区 互相区隔开；一第一连接层，连接上述第一型、第二型控制接面区，作为上述数字随耦器的输入端；以及一第二连接层，连接上述第一型、第二型垂直通道区，作为上述数字随耦器的输出端。

【技术特征摘要】
US 2003-4-22 10/420,2631.一种数字随耦器(digital follower)，其特征在于，包括一第一型垂直场效晶体管，包括一第一型井区，设置于一第二型基底中；一第一型垂直通道区，设置于上述第一型井区中；及一第一型控制接面区，设置于上述第一型井区中且与上述第一型井区及第一型垂直通道区互相区隔开；一第二型垂直场效晶体管，包括一第二型垂直通道区，设置于上述第二型基底中；一第二型控制接面区，设置于上述第二型基底中且与上述第二型基底及第二型垂直通道区互相区隔开；一第一连接层，连接上述第一型、第二型控制接面区，作为上述数字随耦器的输入端；以及一第二连接层，连接上述第一型、第二型垂直通道区，作为上述数字随耦器的输出端。2.如权利要求1所述的数字随耦器，其特征在于，上述第一型井区为沿一第一方向设置的长条形区域；上述第一型垂直通道区和上述第一型控制接面区，沿上述第一方向设置；上述第二型垂直通道区和上述第二型控制接面区平行上述第一型井区而设置，而且分别地邻近上述第一型垂直通道区和上述第一型控制接面区；上述第一、第二连接层实质彼此互相平行，且实质上垂直于上述第一方向。3.如权利要求1所述的数字随耦器，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面区的下方；上述第二型垂直场效晶体管更包括一第一型掺杂底座，设置于上述第二型控制接面区的下方；且上述第一、第二型控制接面区为绝缘区所包围。4.一种数字储存组件，其特征在于，包括一开关；以及一数字随耦器，由一第一型和一第二型垂直场效晶体管所构成，其输入端耦接上述开关的输出，且其输出端反馈至上述输入端；上述第一型垂直场效晶体管，包括一第一型垂直通道，及一第一型控制接面区，彼此间互为电性隔离；上述第二型垂直场效晶体管，包括一第二型垂直通道，及一第二型控制接面区，彼此间互为电性隔离；其中，上述第一型及第二型垂直通道互相耦接，作为上述数字随耦器的输入端；上述第一型及第二型控制接面互相耦接，作为上述数字随耦器的输出端；当上述开关导通时，上述数字随耦器提供数据的存取，当上述开关关闭时，上述数字随耦器则锁住所存入的数据。5.如权利要求4所述的数字储存组件，其特征在于，上述第二型垂直通道及上述第二型控制接面均设置于一第二型基底中，且上述第二型控制接面分别与上述第二型基底及第二型垂直通道区互相区隔开；以及上述第一型垂直通道及上述第一型控制接面均设置于一形成于上述第二型基底内的第一型井区中，且上述第二型控制接面分别与上述第一型井区及第一型垂直通道区互相区隔开。6.如权利要求5所述的数字储存组件，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面的下方；上述第二型垂直场效晶体管更包括一第一型掺杂...

【专利技术属性】
技术研发人员：季明华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]