【技术实现步骤摘要】
本专利技术涉及半导体晶体管，更具体地，涉及包括导电沟道和晶体管的源/漏和本体(体)之间的异质结的金属绝缘体半导体场效应晶体管(MISFET)，导电沟道在电流流动方向上没有异质阻挡层。
技术介绍
缩小硅MOSFET的比例已变成半导体产业中的一个主要挑战。随着器件尺寸缩小到纳米范围，传统的技术已不能减小某些不希望的物理效应。例如，防穿通(APT)或晕轮注入(halo implantation)用于减小短沟道效应(SCE)。然而，由于随温度扩散增强，因此很难获得陡峭的掺杂分布(profiles)，这些重掺杂的沟道或袋形(pocket)注入区域增加了结电容和带间遂穿。在S.Thompson等人的“MOSscalingtransistor challenges for the 21stcentury，”Intel TechnologyJournal，Q3，1998中显示对于给定的技术，沟道工程仅降低了～10％的电路栅极延迟，栅氧化物和源/漏(S/D)结深度已按比例缩小，但不能一代接一代地按比例缩小沟道长度。采用带隙工程，在器件设计中提供了重要的自由度。通过分子束外延(M...
【技术保护点】
一种制备场效应晶体管横向应变的硅沟道的方法，包括以下步骤： 提供具有第一弛豫的Ｓｉ↓［１－ｚ］Ｇｅ↓［ｚ］外延区的衬底并将所述第一区掺杂为ｐ型， 在所述第一驰豫的Ｓｉ↓［１－ｚ］Ｇｅ↓［ｚ］区中形成分隔开的第二和第三应变的硅区，将所述第二和第三应变的硅区掺杂为ｎ型并达到大于１×１０↑［１９］原子／ｃｍ↑［３］的浓度水平，以及 在位于所述第二和第三应变的硅区之间的所述第一弛豫的Ｓｉ↓［１－ｚ］Ｇｅ↓［ｚ］区上形成第四应变的硅区。
【技术特征摘要】
US 2003-6-17 10/462,9331.一种制备场效应晶体管横向应变的硅沟道的方法，包括以下步骤提供具有第一弛豫的Si1-zGez外延区的衬底并将所述第一区掺杂为p型，在所述第一弛豫的Si1-zGez区中形成分隔开的第二和第三应变的硅区，将所述第二和第三应变的硅区掺杂为n型并达到大于1×1019原子/cm3的浓度水平，以及在位于所述第二和第三应变的硅区之间的所述第一弛豫的Si1-zGez区上形成第四应变的硅区。2.根据权利要求1的方法，还包括以下步骤在上述第四应变的硅区上形成栅介质区；以及在所述栅介质区上形成栅导电区。3.根据权利要求2的方法，还包括形成包括所述栅介质区和所述栅导电区的栅叠层的步骤，栅叠层与所述第二和第三应变的硅区之间的所述第一弛豫的Si1-zGez区重叠。4.根据权利要求3的方法，其中包括所述栅介质区和所述栅导电区的所述栅叠层相对于所述第二和第三隔开的应变的硅区自对准。5.根据权利要求1的方法，其中在提供第一弛豫的Si1-zGez外延区的所述步骤之前，进行形成第五Si1-xGex外延区的步骤。6.根据权利要求5的方法，其中形成所述第五Si1-xGex外延区使其具有选自由线性缓变的锗含量x、阶变的锗含量x以及均匀的含量x构成的组中的一种锗分布含量。7.根据权利要求1的方法，其中通过选自由离子注入然后退火和原位掺杂组成的组中的一种工艺将所述第一弛豫的Si1-zGez外延区掺杂成p型。8.根据权利要求1的方法，其中所述第二和第三应变的硅区相对于所述第一Si1-zGez区产生应变，并通过选自由离子注入和原位掺杂组成的组中的一种工艺掺杂成n型。9.根据权利要求2的方法，其中所述栅介质区选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合组成的组。10.根据权利要求2的方法，其中介质区覆盖所述栅导电区，由所述栅导电区与所述栅介质区形成的侧壁选自由氧化物、氮化物、氮氧化物、以及介电常数低于4的介质材料构成的组。11.根据权利要求2的方法，其中所述栅导电区选自由金属、金属硅化物、掺杂的多晶硅或掺杂的多晶SiGe构成的组。12.根据权利要求1的方法，其中所述第四应变的硅区在与所述第二和第三n型应变的硅区(82和83)相邻的区域中被自动掺杂为n型，在与所述第一p型外延区Si1-zGez相邻的区域中被自动掺杂为p型。13.根据权利要求1的方法，其中在化学机械抛光所述第一p型外延区Si1-zGez的上表面之后生长所述第四应变的硅层。14.一种制备场效应晶体管横向沟道的方法，包括以下步骤提供具有掺杂为p型的单晶硅区(31)的衬底；在所述p型硅层(31)内形成分隔开的应变Si1-yCy外延区(32和33)，将所述应变Si1-yCy区(32和33)掺杂为n型并达到大于1×1019cm-3的浓度水平，以及在所述n型应变Si1-yCy外延区(32和33)和位于两者之间的p型硅(31)上形成硅区(34)。15.根据权利要求14的方法，还包括以下步骤在所述硅区(34)上形成栅介质区(35)，以及在上述栅介质层(35)上形成导电区(36)。16.根据权利要求14的方法，还包括形成包括所述介质层(35)和所述导电区(36)的栅叠层(888)的步骤，栅叠层与所述应变Si1-yCy区(32和33)之间的所述硅(31)重叠。17.根据权利要求16的方法，还包括以下步骤在所述栅叠层(888)上面和上方形成覆盖介质层(37)，在所述栅叠层(888’)的侧壁上形成介质层(38)，在整个结构上形成覆盖介质层(39)，穿过上述覆盖介质层(39)形成导电过孔(40)，以接触该n型区(33)顶部上的区域中的所述硅区(34)，穿过上述覆盖介质层(39)形成导电过孔(42)，以接触所述n型区(32)顶部上的区域中的所述硅区(34)，以及穿过上述覆盖介质层(39)形成导电过孔(41)，以接触所述栅叠层顶部上的所述导电区域(36)。18.根据权利要求14的方法，其中通过选自由CVD、MBE、以及将碳注入到硅内然后再结晶构成的组中的一种工艺形成所述应变的Si1-yCy层(32和33)。19.根据权利要求14的方法，其中通过选自由离子注入然后退火、以及在采用CVD或MBE的外延生长期间原位掺杂构成的组中的一种工艺将所述硅区(31)掺杂成p型。20.根据权利要求15的方法，其中所述栅介质区(35)选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合构成的组。21.根据权利要求17的方法，其中所述栅介质区(37)选自由氧化物、氮化物、硅的氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅酸盐单独或组合构成的组。22.根据权利要求14的方法，其中通过选自由离子注入然后退火、以及在CVD或MBE的外延生长期间原位掺杂构成的组中的一种工艺将所述应变的Si1-yCy区(32和33)掺杂为n型。23.根据权利要求17的方法，其中所述介质区(38)选自由氧化物、氮化物、氮氧化物、以及介电常数低于4的介质材料构成的组。24.根据权利要求15的方法，其中所述导电区(36)选自由金属、金属硅化物、掺杂的多晶硅或掺杂的多晶SiGe构成的组。25.根据权利要求14的方法，其中在退火之后所述硅区(34)在与n型应变的Si1-yCy区(32和33)相邻的区域中被自动掺杂为n型，在与所述p型硅区(31)相邻的区域中被自动掺杂为p型。26.根据权利要求14的方法，其中通过选自由快速热退火、炉退火以及激光退火构成的组中的一种工艺进行所述硅区(34)中的自动掺杂和所述掺杂区中所述掺杂剂的激活。27.根据权利要求14的方法，其中通过选自由浅沟槽隔离和硅的局部氧化构成的组中的一种工艺形成介质区(50)。28.根据权利要求14的方法，其中在化学机械抛光的步骤之后形成所述硅区(34)。29.一种制备由横向沟道场效应晶体管构成的反相器的方法，包括以下步骤形成第一晶体管，包括以下步骤在第一单晶衬底(30)上形成硅层(31)，将所述硅层(31)掺杂为p型，在所述p型硅层(31)上形成应变的Si1-yCy外延区(32和33)，将上述应变的Si1-yCy层(32和33)掺杂为n型并达到大于1E19cm-3的浓度水平，在上述的n型应变的Si1-yCy外延层(32和33)以及p型硅(31)上形成薄硅层(34)，形成介质层(50)作为器件隔离，在上述硅层(34)上形成薄介质层(35)，在上述介质层(35)上形成导电层(36)，形成包括上述介质层(35)和导电层(36)的栅叠层(888)，栅叠层(888)与硅(31)以及应变的Si1-yCy(32，33)的一部分重叠，在栅叠层(888)上面和上方形成覆盖介质层(37)，在栅叠层(888)的侧壁上形成介质层(38)，形成第二晶体管，包括以下步骤在第一单晶衬底(30)上形成硅层(131)，将所述硅层(131)掺杂为n型，在所述p型硅层(31)上形成压缩应变的Si1-xGex外延区(132和133)，将上述应变的Si1-xGex层(132和133)掺杂为p型并达到大于1E19cm-3的浓度水平，在上述的p型应变的Si1-xGex外延层(132和133)以及n型硅(131)上形成薄硅或压缩应变的Si1-wGew层(134)，在上述的层(134)上形成薄介质层(135)，以及在上述的介质层(135)上形成导电层(136)，形成包括上述介质层(135)和导电层(136)的栅叠层，栅叠层与硅(131)以及区(132，133)的一部分重叠。30.根据权利要求29的方法，还包括以下步骤在栅叠层(666)上面和上方形成覆盖介质层(137)，在栅叠层(666’)的侧壁上形成介质层(138)，在整个结构上形成覆盖介质层(39)，穿过上述覆盖介质层(39)形成导电层(40)，接触n型(33)的顶部上的区域中的硅层(34)，穿过上述覆盖介质层(39)形成导电层(42)，接触n型(32)的顶部上的区域中的硅层(34)，穿过上述覆盖介质层(39和37)形成导电层(41)，接触栅叠层(888)顶部上的导电层(36)，穿过上述覆盖介质层(39)形成导电层(142)，接触n型层(133)顶部上的区域中的层(134)，穿过上述覆盖介质层(39)形成导电层(140)，接触n型层(132)顶部上的区域中的层(134)，穿过上述覆盖介质层(39和137)形成导电层(141)，接触栅叠层(666)顶部上的导电层(136)，以及在区域(31和131)之间的层(30或30’)上形成介质区(50)，作为器件隔离。31.根据权利要求29的方法，其中衬底(30)可以是体硅或SOI。32.根据权利要求29的方法，其中在形成所述第一晶体管的所述步骤之前进行形成所述第二晶体管的步骤。33.根据权利要求29的方法，其中在形成硅层(134)之前，进行化学机械抛光。34.根据权利要求29的方法，其中在化学机械抛光的步骤之后生长层(134)。35.一种制备由横向沟道场效应晶体管构成的反相器的方法，包括以下步骤形成第一晶体管，包括以下步骤在第一单晶衬底(30)上形成弛豫的SiGe层(531)，将所述SiGe层(531)掺杂为p型，在所述p型SiGe层(531)上形成应变的硅外延区(532和533)，将以上应变的硅层(532，533)掺杂为n型并达到大于1E19cm-3的浓度水平，在上述的n型应变的硅外延层(532和533)以及p型SiGe(531)上形成薄应变硅层(534)，形成介质层(50)作为器件隔离，在上述硅层(534)上形成薄介质层(35)，在上述介质层(35)上形成导电层(36)，形成包括上述介质层(35)和导电层(36)的栅叠层(888)，栅叠层(888)与SiGe(531)以及应变的硅区(532，533)的一部分重叠，在栅叠层(888)上和之上形成覆盖介质层(37)，在栅叠层(888’)的侧壁上形成介质层(38)，形成第二晶体管，包括以下步骤在第一单晶衬底(30)上形成硅层(131)，将所述硅层(131)掺杂为n型，在所述p型硅层(131)上形成压缩应变的Si1-xGex外延区(132和133)，将上述应变的Si1-xGex层(132和133)掺杂为p型并达到大于1E19cm-3的浓度水平，在上述的p型应变的Si1-xGex层(132和133)以及n型硅(131)上形成薄硅或压缩应变的Si1-wGew层(134)，在上述的层(134)上形成薄介质层(135)，以及在上述的介质层(135)上形成导电层(136)，形成包括上述介质层(135)和导电层(136)的栅叠层，栅叠层与硅(131)以及区(132，133)的一部分重叠。36.根据权利要求35的方法，还包括以下步骤在栅叠层(666)上面和上方形成覆盖介质层(137)，在栅叠层(666’)的侧壁上形成介质层(138)，在整个结构上形成覆盖介质层(39)，穿过上述覆盖介质层(39)形成导电层(40)，接触n型533的顶部上的区域中的硅层(534)，穿过上述覆盖介质层(39)形成导电层(42)，接触n型532的顶部上的区域中的硅层(534)，穿过上述覆盖介质层(39和37)形成导电层(41)，接触栅...
【专利技术属性】
技术研发人员：欧阳齐庆，赵泽安，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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