PN结衬底隔离片上电感的优化设计方法技术

本发明专利技术属于微电子技术领域，具体为一种采用标准ＣＭＯＳ工艺设计多ＰＮ结衬底隔离片上电感的方法。包括：单阱工艺中在阱上注入与阱离子极性相反的杂质，对于深阱工艺，在深阱上形成与该深阱离子相反类型的阱，形成与硅片垂直方向的双ＰＮ结；在此基础上，在其顶层阱上扩散与其离子相反的杂质，形成另外一个ＰＮ结，从而形成与硅片垂直的三串连ＰＮ结。ＰＮ结是线条形状的分离结构，与电感的线圈垂直的，放射状排放。通过调节铺在片上电感下面的单或多ＰＮ结衬底隔离层的反偏电压，控制电感的寄生电容，调谐谐振频率，使电感工作在自激振荡频率。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于微电子
，具体涉及一种采用标准CMOS工艺设计铺在片上电感下面的多PN结衬底隔离层的方法，以及相应的优化电感的方法。
技术介绍
半导体工艺迅猛发展，单片集成电路已经成为可能。由于单片集成电路固有的低功耗、高性能、低成本、高成品率等一系列的优点使得原来的片外元件，如电感等，片内实现成为一个研究的热点。电感是无线射频通信的一个关键元件，广泛被用在放大器、混频器、振荡器以及功率放大器等电路当中。移动通信的迅猛发展也大大促进了片上电感的研究。移动通信低功耗的特性，需要电感的调谐电路以实现低电源电压、低功耗的性能，使得电感具有不可替代的作用。硅基集成电路的低成本，高成品率，以及潜在的数字模拟电路的单片集成，得到消费电子市场的青睐。然而由于半导体硅衬底的阻抗比较低，这样电感通过电场以及磁场在衬底分别产生镜像电流和涡流，降低电感的Q值，以及制作片上电感的金属线条的电流拥挤效应(趋肤效应和临近效应)会增大电感本身的欧姆损耗，使得常规电感的Q值在几个GHz范围内很难大于10，这限制了集成电感的片上应用。图1为金属互连线电感的标准CMOS层次关系，由于金属互连线的层数有限，顶层金本文档来自技高网...

【技术保护点】
一种用标准ＣＭＯＳ工艺设计多ＰＮ结衬底隔离片上电感的方法，其特征在于首先利用ＣＭＯＳ工艺的单阱或双阱工艺形成叠层的三或双ＰＮ结衬底隔离结构；其中（１）对于单阱工艺，在阱上注入与阱离子极性相反的杂质，形成与硅片垂直的双ＰＮ结； 对于深阱工艺，在深阱上形成与该深阱离子相反类型的阱，形成与硅片垂直的ＰＮ结；（２）在双ＰＮ结形成的基础上，在其顶层阱上扩散与其离子相反的杂质，形成另外一个ＰＮ结；从而形成三叠层ＰＮ结。

【技术特征摘要】

【专利技术属性】
技术研发人员：菅洪彦，唐长文，何捷，闵昊，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]